Xilinx speed grade swap

[P. K. (pek)]

Hallo zusammen

mein letzten wirklichen Xilinx-Kenntnisse sind noch aus dem 
ISE/Spartan-Zeitalter, hier meine Frage für die Vivado-Cracks unter 
Euch:

Ich bin daran ein Design zu portieren und Synthese-Tests zu machen 
(Vivado 2013.1). Für xc7a200tfbg676-3 habe ich nun erste Resultate und 
ich möchte diese nun für den Speedgrade -2 auch synthetisieren. Ich 
kriege nun aber für alle Xilinx-IP-Blocks folgende Warnung:

[IP_Flow 19-1100] IP 'RAM_2rw_2048x8_512x32_e' does not match the 
current project part 'xc7a200tfbg676-2'. You may continue to use 
existing outputs but part differences may result in undefined behavior. 
Please review your project settings if this is unexpected.

Ich hätte erwartet, dass ein simples Speedgrade-Wechseln problemlos 
vonstatten gehen müsste... Was ist hier zu zun?

Gruss

[XYZ (Gast)]

Hallo Peter K.,

das Problem ist mir auch bekannt. Die Änderungen des Bausteins werden 
manchmal nicht übernommen. Abhilfe schafft die TCL Konsole von Vivado. 
Mit dem Befehl:

set_property part xc7a200tfbg676-2 [current_project]

wird das FPGA deines Projekts geändert.

[XYZ (Gast)]

EDIT:

Es kann sein, dass die IPs mit "Reset Output Products" (IP auswählen und 
Rechtsklick) regeneriert werden müssen.

[P. K. (pek)]

Vielen Dank, die Synthese hat jetzt ohne Reklamation gestartet.

Generell hat das (nochmalige) setzen des Device in der Tcl-Console 
geholfen, die MIGs musste ich neu bauen.