Clock Problem im Signaltap

[Dieter T. (dieter1234)]

Hallo zusammen

ich versuche eine einfaches projekt in quartus zu realisieren. Ich 
arbeite mit einem Altera Cyclone III FPGA und mit einem Devboard DBC3C40 
Entwicklungsboard. Wenn ich mit meine Signale im Signaltab anzeigen 
lassen möchte bekomme ich kein Clock-Signal( also durchgehend 0). Mein 
sdc. File könnt ihr hier einsehen:
reate_clock -period 2000 -name clk [get_ports {clk}]
derive_pll_clocks
derive_clock_uncertainty



# Automatically constrain PLL and other generated clocks

# Automatically calculate clock uncertainty to jitter and other effects.
#derive_clock_uncertainty
# Not supported for family Stratix

# tsu/th constraints
set_input_delay -clock "clk" -max 5 [get_ports {input}]
set_input_delay -clock "clk" -min 0 [get_ports {input}]

set_input_delay -clock "clk" -max 5 [get_ports {input5}]
set_input_delay -clock "clk" -min 0 [get_ports {input5}]

set_input_delay -clock "clk"  -max 5 [get_ports {reset_n}]
set_input_delay -clock "clk" -min 0 [get_ports {reset_n}]

set_input_delay -clock "clk" -max 5 [get_ports {clk}]
set_input_delay -clock "clk" -min 0 [get_ports {clk}]

set_output_delay -clock "clk" -max 5 [get_ports {clktest}]
set_output_delay -clock "clk" -min 0 [get_ports {clktest}]

# tco constraints

# tpd constraints

Nun stelle ich mir die Frage, ob ich irgendwas bei der Pinbelegung im 
Pinplanner falsche mache. Ich habe mir aus dem Datenblatt von meine 
Entwicklungsboard den Pin B11 für meine Clock gewählt.


 Ich hoffe das ihr mir irgendwie weiterhelfen könnt.

Gruß
Dieter

[naja (Gast)]

sdc hat ja nun erstmal garnix mit signaltap zu tun...

[ElKo (Gast)]

Ein Schuss ins Blaue: Im SignalTap musst du einen Clock vorgeben, dessen 
Flanken die Sample-Zeitpunkte festlegen. Ich vermute mal, dass dies der 
gleiche Clock ist, wie der Clock, den du sehen möchtest. In diesem Fall 
ist es so, dass zur zum Beispiel steigenden Flanke des Clocks das 
Clock-Signal gesampelt wird. Also zum Beispiel immer kurz vor oder kurz 
nach der Flanke. Somit kommt mit jedem Sample der gleiche Wert raus. 
Ergo, der Clock wird als konstant 0 oder 1 angezeigt. Normales Verhalten 
und kein Problem.

Wenn du den Clock sehen möchtest, brauchst du einen weiteren Clock, der 
schneller läuft. Zum Beispiel könntest du mit einer PLL einen erzeugen. 
Oder du verzichtest drauf, weil du die Clock-Flanken an jeder beliebigen 
anderen Signalflanke ablesen kannst.