Bitweise Vergleich VHDL

[Martin (Gast)]

Hallo,
wie funktioniert in VHDL ein Bitweiser logischer Vergleich eines 
Logikvectors?

ARCHITECTURE Behavior OF Part_II IS
SIGNAL X_IN,Y_IN,M_OUT: std_logic_vector(3 DOWNTO 0);
SIGNAL SWITCH: std_logic;

BEGIN
LEDR <=SW;
SWITCH<=SW(9);
X_IN<= SW(3 DOWNTO 0);
Y_IN<=SW(7 DOWNTO 4);
-- Dies funktioniert nicht. Logisch, da 4 Logic-States mit Einem verglichen -- wird. Alternative--> IF
M_OUT<=(NOT (SWITCH) AND X_IN) OR (SWITCH AND Y_IN);
LEDG<=M_OUT;
END Behavior;

Mit IF würde es natürlich funktionieren, aber wahrscheinlich nicht sehr 
elegant. Gibt es in VHDL einen Operator der bedeutet: Vergleiche Bit für 
Bit?

Viele Grüße Martin

[user (Gast)]

ja der = operator

out <= '1' when a = b else '0'

[user (Gast)]

oder auch so

out <= and_reduce(a xnor b);