Probleme mit ISim, Prozesse getrieben von Clk-Signal aus Clk-Bus

[Chris M. (chrisch86)]

Hi,

ich habe ein kleines Problem mit ISim.
Und zwar möchte ich einen Prozess mit einem Clk-Signal aus einem Bus 
treiben (std.log.vec sig_clocks(7 downto 0)). Der VHDL-Code ist 
folgender:

process_38mhz: process(sig_clocks(0))
begin
  if rising_edge(sig_clocks(0)) then 
    if clk10Divider = 10 then 
      clk10Divider <= 1;
    else clk10Divider <= clk10Divider + 1;
    end if;
  end if;
end process;

Das sig_clocks-Signal erkennt man im Screenshot erkennen. Scheinbar 
möchte das Signal 'clk10Divider' nicht auf die steigende Flanke von 
sig_clocks(0) reagieren und bleibt bei jeder Flanke immer konstant.

Wenn ich das ganze mit einem Hilfs-Signal (std.log clk00) mache 
funktioniert der Code (siehe weiterer Screenshot)

clk00 <= sig_clocks(0);
process_38mhz: process(clk00)
begin
  if rising_edge(clk00) then 
    if clk10Divider = 10 then 
      clk10Divider <= 1;
    else clk10Divider <= clk10Divider + 1;
    end if;
  end if;
end process;

Hat jemand eine Ahnung warum das so ist? Ich bin gerade völlig 
überfragt.
Danke im Voraus für Antworten!

Gruß, Chris

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Probiert doch einfach mal, den kompletten Vektor sig_clocks in die 
Sensitivliste zu nehmen...