Forum: FPGA, VHDL & Co. Verilog Reset im If-Zweig


Verilog Reset im If-Zweig
von hans (Gast)

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Warum wird in Verilog der Reset häufig im IF-Zweig behandelt und nicht 
im Else-Zweig?

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Re: Verilog Reset im If-Zweig
von user (Gast)

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weil es einfacher zu lesen ist

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Re: Verilog Reset im If-Zweig
von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite

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Weil Flipflops meist so aufgebaut sind, dass der Reset Vorrang vor dem 
Takt hat. Da macht es Sinn, die Hardwarebeschreibung mit der selben 
Priorität zu versehen...

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