SPI mit USI/ATtiny84: Wie chip select?

[Roman S. (kadege)]

Hallo,
habe einen ATmega als SPI-master mit drei ATtinies als slaves. Der mega 
hat drei Ausgänge, die jeweils als Chip select für einen der slaves 
fungieren.

Frage:
Wie kann ich SW-mäßig dafür sorgen, dass der slave nicht sendet, wenn er 
nicht angesprochen ist?

Mein aktueller Ansatz: Ich habe den DO (data out)-Pin als Input ohne 
Pullup konfiguriert (tristate) und ändere diese Einstellung zum Enablen 
auf "mit Pullup" (durch eine Interruptroutine (PCINT)), die durch eine 
fallende Flanke auf dem Chip-select-Eingang getriggert wird).

Damit ich in den Nicht-Sende-Phasen in Ruhe das USIDR beschreiben kann, 
wäre es gut, wenn auch der CLK-Impuls nicht ankäme und erst durch den 
Interrupt aktiviert würde. Dazu ist auch der UCLK-Pin auf input ohne 
Pullup (tristate) gestellt und bekommt erst durch den o.gen. Interrupt 
den Pullup gesetzt. Dennoch scheinen die Clockpulse durchzukommen, denn 
das Geschriebene wird beim Abfragen der anderen slaves überschrieben 
(lauter Einsen).

Gibt es einen besseren Ansatz, oder was muß ich in meinem Ansatz ändern, 
um zum Ziel zu gelangen?

Danke für Eure Hilfe!

Roman

[Helmut H. (helmuth)]

Würde in der Nicht-Aktiv Phase das Clock Source Select auf No Clock 
stellen:

  USICS1 USICS0 USICLK   Clock Source  4-bit Counter Clock Source
     0      0      0     No Clock      No Clock

Zum Aktivieren dann wieder auf 1 0 0 oder 1 1 0

Zeitsparender wäre es wohl, den USI_OVF interrupt zu nutzen. Wenn der 
getriggert wird (d.h. 1 Byte übertragen wurde), dann je nach Select 
Eingang entweder verwerfen oder in einem Ringbuffer ablegen.

[Roman S. (kadege)]

Hi Helmut,
danke für den Tipp, ich hab's probiert, aber leider empfange ich auch 
weiterhin bloß Einsen. Der Master redet mit noch zwei anderen slaves, 
bevor er wieder diesen hier anspricht.

Habe mal meinen Code angehängt; ich beabsichtige, dass der Slave mittels 
"Zaehler" die Sendevorgänge zählt und eine sich ständig inkrementierende 
Zahl sendet... es kommt jedoch bei jedem Sendevorgang immer nur 255.

/*
SS von SPI master an PB2 = INT0 = Pin 5
*/

#include <avr/io.h>          
#include <avr/interrupt.h>

uint8_t            Zaehler =0;
                            
void     SPI_aktivieren(void);
void     SPI_deaktivieren(void);
void     USI_init(void);
void     Timer_16_Init(void);


int main(void)
  {  
  USI_init();
  Timer_16_Init();    
  SPI_deaktivieren();  
  USIDR=0;
  
    while(1) 
    {
    if(!(PINB & (1<<PINB2)))
      // SS ist auf LOW => SPI aktivieren
      {
      SPI_aktivieren();
      Zaehler++;
      while (!(USISR & (1 << USIOIF)))  // erwarte Ende d. Übertragung
      SPI_deaktivieren();
      USIDR = Zaehler;
      }     
    } 
    return 0;
  }


void SPI_aktivieren()
  {
  USICR |= (1 << USICS1);      // clock to External, pos edge
  DDRA |= (1 << DDA5);      // DO als output
  }

  
void SPI_deaktivieren()
  {
  USICR &= ~(1 << USICS1);    // no clock
  DDRA &= ~(1 << DDA5);      // DO als input, Pullup bleibt aktiv => tristate
  USISR = (1 << USIOIF);       // S. 125: The flag will only be cleared if a one is written to the USIOIF bit.
  }
  
  
void USI_init()
  {  
  //S. 56: Pins sind hochohmig, wenn DDxn = 0 UND PORTxn = 0, also Input mit inaktivem Pullup.
  //Ausgangszustand: SPI deaktiviert; (USCK durch (USICS1:0 = no clock) deaktiviert)
    
  //DI, USCK, DO input
    DDRA &= ~(1 << DDA4) & ~(1 << DDA6) & ~(1 << DDA5);
 
    //pull ups für DI, USCK aktiv, für DO deaktiviert
    PORTA |= (1 << PA4) | (1 << PA6);
  PORTA &= ~(1 << PA5);  
     
    USICR |= (1 << USIWM0);    // set three wire mode (SPI)
    USICR |= (1 << USICS1);    // clock to External, pos edge   

    //Clear overflow flag
    USISR = (1 << USIOIF);     // S. 125: The flag will only be cleared if a one is written to the USIOIF bit.
  }


void Timer_16_Init()
  {
  TCCR1B |= ((1<<CS10)|(1<<CS11));    // CPU/64 , S.111  
  }

[Helmut H. (helmuth)]

Wenn nur ein Tiny angesprochen wird funktionierts?
Würde das vom Master geschickte Byte prüfen (z.B. 0x69 zeigt bit-shifts)
Sicherheitshalber das USISR = (1 << USIOIF) beim Aktivieren machen 
(4-bit Counter auf 0 und das Overflow flag clearen)

Leider sind meine C Kenntnisse sehr gering, kann es sein, dass ohne ein 
';' ständig SPI_deaktivieren aufgerufen wird?

   while (!(USISR & (1 << USIOIF))) ; <--
      SPI_deaktivieren();

[Roman S. (kadege)]

Leider sind meine C Kenntnisse sehr gering, kann es sein, dass ohne ein
';' ständig SPI_deaktivieren aufgerufen wird?

   while (!(USISR & (1 << USIOIF))) ; <--
      SPI_deaktivieren();



Helmut!!
Genau das war's! Meine C-"Kenntnisse" sind nicht nur gering, sondern 
rudimentär! Großen Dank!

Roman

[Roman S. (kadege)]

Ok, nun bekomme ich eine ständig sich erhöhende Zahl, aber sie wird 
nicht um eins erhöht, sondern um 2 :-) !
Irgendwie habe ich den Verdacht, dass die Änderung eines 
Konfigurationsbits dazu führt, dass ein CLK-Impuls ausgelöst wird, der 
dann die Bits des USIDR um 1 nach MSB schiebt.
Es liegt offenbar nicht daran, dass die while-Schleife innerhalb eines 
Zyklus zwei Mal den Chip select low erkennt, das habe ich durch eine 
Bedingung abgeprüft.
Deinen Tip, Helmut, habe ich auch umgesetzt, deshalb sieht die 
Aktivierungs-Routine nun so aus:

void SPI_aktivieren()
  {
  DDRA |= (1 << DDA5);      // DO als output
  USICR |= (1 << USICS1);      // clock to External, pos edge
  USISR |= (1 << USIOIF);       // S. 125: The flag will only be cleared if a one is written to the USIOIF bit.
  USIDR = Zaehler;
  }

[Helmut H. (helmuth)]

Hatte ein ähnliches Problem, der Master hat den Tiny verstanden aber 
umgekehrt war es immer um ein Bit geshiftet:
Master schickt 0x03, Tiny liest 0x07. Sowas könnte auch der Grund für 
die +2 sein.

Würde mal feste Werte in Zaehler nehmen, z.B 0b 1001 0111 und 0100 1010
Falls der Master nicht beide Werte richtig liest: Auf dem Mega CPOL und 
CPHA ändern, ich verwende auf dem tiny "External, positive edge" und auf 
dem Mega SPI Mode 3. Es kann aber auch nur Zufall sein, dass das so 
geht.

Zur Fehlereingrenzung hilft auch, anfangs mit kleiner Frequenz 
(fosc/128) zu arbeiten.

NB: In SPI_aktivieren statt  USISR |= (1 << USIOIF) besser USISR = (1 << 
USIOIF), das setzt auch den 4-bit Counterwert auf 0.

[Roman S. (kadege)]

Danke Helmut, werd ich mal probieren. Ich hatte auf dem tiny 
zwischenzeitlich schon neg. edge versucht, dann kamen um eins 
inkrementierte Werte, aber beginnend mit 128. Irgendein Bitshift ist da 
drin, werde mir das timing-Diagramm nochmal zu Gemüte führen.