Verilog - Dumbvars und Arrays

Hallo,
in einem Verilog-Module wurde von mir ein Array angelegt in das wie in 
einen Speicher geschrieben und gelesen werden soll. Nun würde ich mir 
gerne mittels gtkwave ansehen, ob die Daten dort rein geschrieben werden 
oder nicht.

Als Compiler verwende ich icarus und ich habe folgenden Text in den 
Inital-Block hinzu gefügt:

  $dumpfile("test.vcd");
         $dumpvars();

Leider werden in gtkwave nur die Ein und Ausgänge angezeigt, wie kann 
man sich anzeigen lassen was im Speicher passiert?
($dumpvars(0,Modulname.Speicher); führt zu einen Fehler. Speicher ist 
der name der reg Variablen)