Interleaved Mode beim DAC5672

[Marcel (Gast)]

Hallo,

versuche gerade einen DAC5672 im Interleaved Mode ans laufen zu 
bekommen. Leider ist das Datenblatt doch etwas sehr kurz zur Ansteuerung 
gehalten und wiederspricht sich, meiner Meinung nach.

>In single-bus interleaved mode, the MODE pin is connected to DGND. Figure
>20 shows the timing diagram. In interleaved mode, the A- and B-channels
>share the write input (WRTIQ) and update clock (CLKIQ and internal
>CLKDACIQ). Multiplexing logic directs the input word at the A-channel
>input bus to either the A-channel input latch (SELECTIQ is high) or to the
>B-channel input latch (SELECTIQ is low). When SELECTIQ is high, the data
>value in the B-channel latch is retained by presenting the latch output
>data to its input again. When SELECTIQ is low, the data value in the
>A-channel latch is retained by presenting the latch output data to its
>input.

>In interleaved mode, the A-channel input data rate is twice the update
>rate of the DAC core. As in dual-bus mode, it is important to maintain a
>correct sequence of write and clock inputs. The edge-triggered flip-flops
>latch the A- and B-channel input words on the rising edge of the write
>input (WRTIQ). This data is presented to the A and B-DAC latches on the
>following falling edge of the write inputs. The DAC5672 clock input is
>divided by a factor of two before it is presented to the DAC latches.

>Correct pairing of the A- and B-channel data is done by RESETIQ. In
>interleaved mode, the clock input CLKIQ is divided by two, which would
>translate to a non-deterministic relation between the rising edges of the
>CLKIQ and CLKDACIQ. RESETIQ ensures, however, that the correct position of
>the rising edge of CLKDACIQ with respect to the data at the input of the
>DAC latch is determined. CLKDACIQ is disabled (low) when RESETIQ is high

Ich verstehe nun nicht, wie ich die Ansteuerung genau vornehmen muss. 
Eigentlich hätte ich gedacht, das die Ansteuerung sich aus Anlegen der 
Daten an die Datenleitungen plus Erzeugen einer pos. Taktflanke auf der 
entsprechenden CLK-Leitung und Write-Leitung besteht, zumindest laut 
TimingDiagramm. Im Text steht aber nun, das es wichtig ist eine korrekte 
Sequenz aus Write- und Clock Takten vorliegen muss. Dazu gibt es 
allerdings keine weiteren Angaben im Datenblatt. Es wird einzig und 
allein gesagt, das CLK vor, oder gleichzeit mit dem WRT-Signal anliegen 
muss).

Zu meiner Ansteuerung:
Der Chip soll durch einen FPGA angesteuert werden.
Der ModePin liegt festverdrahtet auf GND, SelectIO liegt festverdrahtet 
auf VCC. Sleep liegt auf GND. WRTIQ+CLKIO werden gleichzeitig geschaltet 
(Frequenz 5MHz). An den Datenleitungen liegt ein statischer Wert, der 
sich nicht ändert.

Ich würde nun erwartetn das meine Ausgänge nach dem Einschalten 
ebenfalls einen statischen Wert annehmen. Allerdings wird lediglich der 
invertierte IOUT-Ausgang auf ca. 136mV geschaltet. (Nach dem 
Einschalten, vor der ersten Kommunikation liegt der Ausgang auf ca. 
500mV). Der nicht invertierte IOUT-Ausgang bleibt konstant auf 0mV!

Ich bin nun mit meinem Latein am Ende. Ich bin mir relativ sicher, das 
ich das Datenblatt und die notwendigen Kommunikationsschritte nicht 
verstehe und es daran scheitert. Hat hier schonmal jemand mit dem Chip 
gearbeitet oder wird aus dem Datenblatt schlauer und kann mir den 
richtigen Hinweis geben?