DDR2 Längenabgleich CK <-> DQ

[Benedikt H. (hunz)]

Hallo zusammen,

vielleicht kann mir ja jemand eine Frage zu DDR2 Längenabgleich 
beantworten. Konkret geht's um die Relation CK <-> DQ.

Im Xilinx Userguide UG388 [1] findet man auf Seite 42:

> There should be a maximum of ±25 ps electrical delay (±150 mil) between
> any DQ/DM and its associated DQS strobe.

und

> CK and DQS trace lengths must be matched (±250 mil) to maximize setup
> and hold margins.
> There must be a maximum ±50 ps electrical delay (±300 mil) between
> any address/control signals and the associated CK and CK_N
> differential clock FPGA output.

Ich finde aber keine Aussage zum Thema CK <-> DQ, der letzte Satz 
spricht ja nicht von den Datenleitungen.
Wohlwollend könnte man das nun so interpretieren: CK <-> DQS: +-250 mil 
und DQS <-> DQ nochmal +-150 mil, zusammen +-400 mil?
Ist diese Interpretation falsch, oder darf man sich da tatsächlich so 
viel erlauben?

Laut Beitrag "DDR2 Design mit Eagle?" wird 
das Ganze auch nicht so heiß gegessen, wie es gekocht wird...
Wer schonmal DDR2 Anbindung gemacht hat: Wie genau gleicht ihr da so ab?

Ich nutze fürs Layout Innen- und Außenlagen und rechne mir deswegen die 
unterschiedliche Ausbreitungsgeschwindigkeit (20% laut atlc) und die 
Wege durch die vias mit rein. Bin mir nicht sicher, ob das overly 
zealous ist, oder nicht...
Vorteil von höherem Layoutaufwand ist vermutlich, dass das Ergebnis 
robuster gegenüber Fertigungstoleranzen ist.

Dass Leitungslängen im Vergleich zu CK mit +-Toleranz angegeben werden 
ist auch etwas verwirrend, normalerweise soll der Takt ja am längsten 
sein?
Sind da auch kürzere Taktleitungen erlaubt? Liegt das daran, dass der 
Memory Controller (hier: Spartan6 MCB) da via DLL in einem gewissen 
Rahmen nachregeln kann?

[1] http://www.xilinx.com/support/documentation/user_guides/ug388.pdf

Danke für Eure Meinung! :)