Xilinx COE dynamisch?

[Frage zum FPGA-RAM (Gast)]

Ich möchte ein Block-RAM mit einem Code vorbelegen und stosse dabei auf 
das Problem, dass das benötigte COE file dem Core Generator mitgegeben 
werden muss. Das bedeutet, dass ich für jeden FPGA einen neuen Core 
machen muss. Geht das auch dynamisch?

Ich möchte gerne das FPGA-Image mit möglichst wenig Aufwand erzeugen und 
jedes Image mit einem eigenen Code belegen.

Kommt man da irgendwie post config noch dran?

[Christian R. (supachris)]

Ja, das geht mit data2mem, ist aber ein bissl Gefrickel, da gibts aber 
ein PDF vom Reichardt.

[Frage zum FPGA-RAM (Gast)]

ok, danke für den Tipp. Frickeln sollte kein Problem sein, wenn es am 
Ende effektiv läuft.

[Duke Scarring (Gast)]

Frage zum FPGA-RAM schrieb im Beitrag #3653230:
> Geht das auch dynamisch?
Und es geht auch ohne data2mem.

Im XST User Guide (UG627/ UG687) gibt es den Abschnitt
"HDL Coding Techniques" ->
  "RAM HDL Coding Techniques" ->
    "RAM Initial Contents" ->
      "Specifying RAM Initial Contents in an External Data File"

Dort ist auch ein Beispielcode angegeben. Denn kann man noch verfeinern 
um z.B. Intel-Hex direkt während der Synthese in den RAM/ROM zu laden. 
BTDT.

Duke

[Christian R. (supachris)]

Naja, ihm gehts aber darum, das File nach der Implementierung 
auszutauschen. Das geht ja auch, EDK macht das nämlich für die 
Prozessoren so. Der BRAM Inhalt lässt sich im Bit-File ändern.