Rechnen in VHDL

[Peter Voltmeter (Gast)]

Guten Morgen,
eine kurze Frage, bei folgender Programmzeile

signal cnt         : unsigned(31 downto 0) := ((unsigned(velo)/unsigned(stepsize))*4096)/50000000;

bekomme ich diese Fehlermeldung:

Error (10346): VHDL error at numeric_std.vhd(1400): formal port or 
parameter "L" must have actual or default value
Error (10658): VHDL Operator error at DDS1.vhd(46): failed to evaluate 
call to operator ""*""
Error (10658): VHDL Operator error at DDS1.vhd(46): failed to evaluate 
call to operator ""/""

velo und stepsize sind vom Typ std_logic_vector und beides Inputports. 
Sie werden zur Laufzeit von außen veränderbar sein.
Ich dachte es wäre möglich, unsigned mit integer direkt zu 
multiplizieren etc...

MfG

Peter

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peter Voltmeter schrieb:
> velo und stepsize sind vom Typ std_logic_vector und beides Inputports.
> Sie werden zur Laufzeit von außen veränderbar sein.
Das ist das Problem. Nicht die Rechnung an sich (wobei die dann auch 
noch zum Problem werden wird)...

> Sie werden zur Laufzeit von außen veränderbar sein.
Woher soll denn der Synthesizer zum Synthesezeitpunkt wissen, was da 
irgendwann später (z.B. in einem halben Jahr) an einem Input-Port 
hereinkommt?

> Sie werden zur Laufzeit von außen veränderbar sein.
Mal zur Definition:
Synthesezeitpunkt = Generierung des Bitstroms aus der VHDL Beschreibung
Laufzeit = Betrieb der synthetisierten Beschreibung auf dem FPGA

[Bronco (Gast)]

Vielleicht sollte man noch dazu sagen, dass Du diese Berechnung nur 
einmalig bei der Initalisierung von "cnt" ausführen würdest.
Ist das in Deinem Sinne?

[Uwe (Gast)]

Dann bau die Zeile doch mal aus Gattern nach (alsd Zeichnung), also auch 
die Beiden Divider. Ich glaube nicht das du das willst.

[Uwe (Gast)]

Für die Zeile brauchst du ca 5000 LUTs

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Uwe schrieb:
> Für die Zeile brauchst du ca 5000 LUTs
Und viel Zeit...

[R. Udi (Gast)]

"Peter Voltmeter" = "Peter Bierbach"?