Leonardo Spectrum VHDL Array busweise auflösen

[Andreas (Gast)]

Hallo Freunde des geplegten VHDLs,

zur Erzeugung eines parametrierbaren Registersatzes erzeuge ich mir in 
einem VHDL-Package einen Typ array 0 to n of std_logic_vector( ... 
downto 0). Mit diesem realisiere ich die Ein- und Ausgabe in den 
Registersatz. Leider löst Leonardo in der Synthese dieses Array 
bitweise, in der Art reg_0_0, reg_0_1 usw. auf. Ich würde aber gerne die 
Busse stehen lassen. Im Handbuch war folgendes zu finden 
"hdl_array_name_style" und "hdl_array_separator_style". Allerdings habe 
ich keine Ahnung, wie ich damit die Busauflösung im Array verhindern 
kann.


Vielen Dank für eure Hilfe!


viele Grüße
Andreas

[Marc H. (marc_h43)]

Schon mal die Variablen

vhdl_write_arrays

 bzw.

verilog_write_arrays

überprüft? Damit kann das Verhalten beim Schreiben der Netzliste 
verändert werden. Allerdings sind beide Variablen per default auf 
true...

[Andreas (Gast)]

Hallo Marc,

vielen Dank für die Empfehlung. Kann ich inzwischen gar nicht mehr 
sagen, ob ich die beiden Attribute testweise mal probiert habe 
umzusetzen. Werde ich demnächst nochmal tun.

Die Lösung kam bei uns durch den Wechsel des Synthesewerkzeuges, hin zum 
RTL Compiler von Cadence. Dies ging Uni-Lizenzen sei Dank problemlos. 
Die Skripte dort laufen zwar noch nicht perfekt, aber die unbedingt 
notwendige Funktionalität liefern sie.


VG
Andreas