VHDL und eigene Datentypen

[Micha V. (micha_von_bonn)]

Hallo zusammen,

ich versuche grade den UDP-IP Core von Opencores zu implementieren.
Dieser ist jedoch in VHDL geschrieben und ich arbeite mit Verilog.
Bisher stellte das nie ein Problem da.
Nun schmeißt mir ISE aber eine Fehlermeldung raus, nach der es einen 
(bzw. mehrere) Ports nicht erkennt.

ERROR:HDLCompiler:267 - "<platzhalter>\Top.v" Line 335: Cannot find port control on this module

Der besagte control Port wird im UDP-IP Core Wrapper wie folgt 
beschrieben:

control          : in udp_control_type;

udp_control_type wird über ein VHDL Package eingebunden.

Was könnte ich falsch machen? Alle "normalen" Ports wie
STD_LOGIC
oder
STD_LOGIC_VECTOR
werden einwandfrei erkannt. Lediglich die selbst definierten Ports 
werden nicht erkannt.

Danke im voraus.


PS: Angehängt sind der UDP-IP Wrapper und das VHDL Package in welchem 
die Ports definiert sind.

[Lattice User (Gast)]

Verilog kennt keine records, und udp_control_type ist als record 
definiert.

Du musst also einen Wrapper in VHDL schreiben der das entsprechend 
auflöst, d.h. die elemente des records als STD_LOGIC nach oben 
weitergibt.

[Micha V. (micha_von_bonn)]

Super danke dir!
Da hab ich doch gleich mal eine neue Vokabel gelernt ;)

Gruß