Hallo zusammen, habe eine (eigentlich) leichte Frage. Und zwar will ich innerhalb meines TOP-LEVEl VHDL Design ein "Unter-" VHDL-Modul erzeugen, welches ich mittels component ins Top Level Design einbinden will. Jedes mal wenn ich create new source innerhalb des TOP Level Modules auswähle, wird jedoch ein neues TOPLEVEL Modul mit seiner eigenen Baumstruktur erzeugt. Was mache ich da falsch? Im Tutorial habe ich gesehen das es geht - aber wie? Oder verstehe ich da grundlegend etwas falsch? Grüße Daniel
habe nochmal einige tutorials studiert und komme noch immer nicht weiter. Wiso kann ich meinem TOP-Level VHDL Modul keine ?untergeordneten Macros zuweisen? Im Tutorial sind diese (Processe) schon irgendwie vordefiniert. Wenn ich Sie lösche erscheint ein rotes Fragezeichen und ich kann diesen Eintrag mit neuem Code füllen. Aber ich kann kein neues VHDL Modul innerhalb des toplevel erzeugen. Könnte mir jmd. sagen was ich falsch mache oder mir mal ein komplettes Projekt zur verfügung stellen, woraus ich schlauer werde? Danke Daniel
ok, alles klar. Das Modul muß erst benutzt werden, bevor es in der TopLevel Struktur sichtbar wird...
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.