[Quartus] Wie übernehme ich "DDR3 Constrains" aus TCL

[GS (chromosoma)]

Hallo,
ich versuche  jetzt mein erstes Testprojekt auf Terasic DE1 SOC  zu 
realisieren  ( Getting Startet Tutorials habe ich schon erfolgreich 
absolviert).

Im Moment  habe ich Schwierigkeiten mit   der Übernahme von 
Einstellungen für SDRAM-DDR3.
In der PDF-Datei von Terasic steht :

"Because .tcl files of SDRAMM DDR3 controller for HPS had been executed 
in
my_frist_hps-fpga_base Quartus project, so developers can skip these 
projects. If developers’
Quartus project is not developed based on the my_frist_hps-fpga_base 
Quartus project, please
remember to execute the .tcl files, as show in Figure 2-8, before 
executing ‘Start Compilation’. The
TCL Scripts dialog can be launched by clicking the menu item “ToolsTCL 
Scripts…”.
<qsys_system_name>_parameters.tcl and 
<qsys_system_name>_pin_assignments.tcl tcl files
should be executed, where <qsys_system_name> is the name of your Qsys 
system. Run this script
to assign constrains tor the SDRAM DDR3 component"

Jetzt habe ich ein eigenes  System im Qsys gebaut und die benötigte 
TCL-Dateien aus dem "my_first_hps-fpga_base" Projekt  ausgeführt. Doch 
das ganze Timing  für DDR3  bleibt unverändert.
Mache ich irgendwas falsch?

[Hans (Gast)]

Ich weiß jetzt nicht wie es unter QSys läuft. Normalerweise wird im 
Megawizard der Core erstellt und dann eingebunden. Dann muss einmal 
Analysis und & Synthesis gemacht werden und dann *_pin_assignments.tcl 
ausgeführt werden. Das sollte eigentlich ausreichen.

[GS (chromosoma)]

Hmm, kann es also daran liegen , dass ich  mein Projekt  noch nicht 
compiliert habe?

[GS (chromosoma)]

Vllt. verstehe ich irgendwas falsch. Der Script wird  fehlerfrei 
ausgeführt, doch  es erscheinen keine Änderungen im Qsys Builder. Also 
die Parameter in Qsys-System bleiben unverändert. Soll es auch so sein?

[Kest (Gast)]

Um die Pins zuzuweisen muss man einmalig "_pin_assignments.tcl" 
ausführen.
Alle anderen TCL-Dateien, die aus dem Qsys bzw. DDR3 IP rausfallen, 
werden automatisch hinzugefügt -- die muss man nicht ausführen.

Wenn Du DDR3 Timings anpassen möchtest, dann musst Du die im QSys unter 
DDR3 entsprechend auch ändern und das Design neu generieren.

Irgendwie verstehe ich das Problem nicht ganz. Ich habe schon sehr oft 
was mit QSys/DDR3 was gemacht und habe nie Probleme gehabt.

Grüße
Kest

[GS (chromosoma)]

Hallo, danke für die Antwort.
Genau das wollte ich, ich wollte noch die ganzen  DDR3 Timing 
Einstellungen (ca. 30-40 Werte) aus dem Beispielprojekt übernehmen.
Ich dachte es wäre möglich  die timing.tcl auszuführen ,  und nicht 
alles  manuell eintippen. Aber sieht so aus,   als muss ich es doch 
selbst machen.