Multiplikation mit DSP Block auf Cyclone V

[GS (chromosoma)]

Hi,
Ich bin immer noch mit meinem hobbyprojekt  (CCD Kamera Interface  auf 
DE1-SoC) nicht fertig.
Die Anzahl der Bugs wird aber immer weniger:)
Das aktuelle Problem liegt jetzt (hochwahrscheinlich) an der 
Multiplikation.
 Ich konvertiere die Daten aus dem YCrCb  Format ins RGB, und dafür 
brauche ich einige Multiplikationen.
Dafür habe ich ein PROCEDURE geschrieben. Das (die?) Procedure liegt  im 
Process mit 27Mhz Taktrate.

PROCEDURE YCRCB_to_RGB  (Cr,Cb,Y: IN STD_LOGIC_VECTOR(7 downto 0);ENABLE: IN STD_LOGIC;SIGNAL R,G,B: OUT STD_LOGIC_VECTOR(7 downto 0);SIGNAL DATAVALID:OUT STD_LOGIC)IS
VARIABLE Rv,R1,Gv,Bv: INTEGER RANGE 0 to 255:=0;
VARIABLE EN0,EN1,EN2,EN3: STD_LOGIC;
VARIABLE Temp_CrG1,Temp_CrG2,Temp_CrR1,Temp_CrR2,Temp_CbG1,Temp_CbG2,Temp_CbB1,Temp_CbB2: INTEGER RANGE 0 TO 255;
BEGIN

 for i in 0 to 3 loop----pipleline consctruction
  case i is
  when 0=>
  Temp_CrR1:=to_integer(unsigned(Cr)-128)*11;
           EN0:=ENABLE;
   when 1=>
  Temp_CrR2:=Temp_CrR1/8;
           EN1:=EN0;

   when 2=> 
  Rv:=to_integer(unsigned(Y))+Temp_CrR2;
           EN2:=EN1;
   when 3=>


                   IF(Rv<255)THEN    
                           R<=STD_LOGIC_VECTOR(to_unsigned(Rv,8));
           ELSE
          R<=(others=>'1');
       END IF;
                          DATAVALID<=EN2;


  when others=> NULL;
  end case;
  end loop;

Wie  man sieht, ich habe eine Art Pipeline Konstruktion.
Das Problem ist jetzt folgendes: manchmal sind die RGB Daten noch nicht 
bereit, obwohl  das "Datavalid" Signal schon  TRUE ausgibt. Das erkenne 
ich daran, dass  die nebeneinander stehende Pixel  den gleichen Wert 
haben. Ich vermute das liegt daran, dass die Multiplikation noch nicht 
bereit ist, und es wird einfach der alte Wert übergeben.

Wie kann ich sicherstellen, dass mit Datavalid-Signal auch die richtige 
Daten bereit stehen?

PS
Nach der Kompilierung wird  jeweils ein DSP Block pro Farbe  benutzt 
(ich  verwende nur die rote Farbe, da das Bild S/W ist)

[FPGA-Pongo (Gast)]

Wenn der MUL noch nicht "fertig" ist, dann sollte das in der Synthese 
ausgegeben werden.

Spendiere mal ein FF - auch für die anderen zeitgleichen Signale ...

[Uwe (Gast)]

Hallo,

wenn ich das richtig sehe, ist das keine Pipeline Konstruktion. Das for 
i in 0 to 3 loop generiert lediglich konkurrente Anweisungen (reine 
statische Gatterlogik) und ist praktisch redundant. Der Code wir 
reduziert auf:

  Temp_CrR1:=to_integer(unsigned(Cr)-128)*11;
  EN0:=ENABLE;
  Temp_CrR2:=Temp_CrR1/8;
  EN1:=EN0;
  Rv:=to_integer(unsigned(Y))+Temp_CrR2;
  EN2:=EN1;
  IF(Rv<255)THEN
    R<=STD_LOGIC_VECTOR(to_unsigned(Rv,8));
  ELSE
    R<=(others=>'1');
  END IF;
  DATAVALID<=EN2;

Frage:

1. Ich würde nicht erwarten, dass durch die Multiplikation mit 11 
tatsächlich ein DSP-Block synthetisiert wird. Ich kenne das nur, dass 
man eine DSP-Entity einsetzen muss. Vielleicht werden zwei Additionen 
(das 8-fache mit dem Doppelten + das 1-fache) synthetisiert?

2. Die Synthese von Temp_CrR1/8 würde ich auch als Shift-Operation bzw. 
3 Bit versetzten Abgriff von Temp_CrR1 erwarten.

Im Grunde sind die ersten beiden Anweisungen lediglich zwei Additionen.

Passiert bei dir was anderes?

Grüße, Uwe

[GS (chromosoma)]

Also bei mir wird nach der Kompilierung genau  1 DSP block verwendet.