Ich wollte fragen, wie ich eine Art Plane um die Leiterbahnen mache welche nicht zwangsmäßig als VCC oder GND fungieren muss. Es geht mir nur darum, Ätzmittel zu sparen bei meiner Großen Platine wo Größere Flecken auch gerne Kupfern sein Dürfen.
Vermutlich bei jedem Designtool etwas anders. Bei Altium zeichnet man ein Polygon mit den Einstellungen 'No Net' und nicht 'remove dead copper'. Allerdings ist es aus elektrotechnischer Sicht oft nicht besonders günstig, floatende Kupferinseln zu haben.
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