Testbench für bidirectionale Leitung

[Joe (Gast)]

Hallo,

ich lese gerade einen speziellen Chip mit Hilfe eines FPGAs aus. Er hat 
ein serielles Protokoll mit Chipselect, Clock und einer Datenleitung. 
Diese ist bidirektional. Ich schicke also ein Kommando hin und er 
schickt mir dann als Slave die gewünschten Daten zurück. Das 
rausschieben des Codeworts sieht ganz gut aus, ich hatte jetzt nur Lust, 
das einlesen auch mal zu überprüfen. Gibt es da eine einfache 
Möglichkeit? Ich möchte nur ungern, das Verhalten des Chips auch noch in 
VHDL abbilden...

Habe leider den Code nicht hier, der Ausgangsbuffer ist aber von der 
Form

  data_inout <= daten_raus when ( oe = '1' ) else  'Z';
  daten_rein <= data_inout;

Grüße
Joe

[Fitzebutze (Gast)]

Hi,

damit's keine Kollisionen gibt, kannst Du statt '0' und '1' auch die 
schwachen Treibersignale 'H' und 'L' nutzen, ansonsten simuliert sich 
sowas wie normale I/Os. Ansonsten kannst du dir bei diversen 
i2c-Testbenches was abgucken.

[Schlumpf (Gast)]

Na ja, da das Einlesen ja vermutlich synchron zum Takt erfolgt und somit 
der Slave ja die Daten synchron zum Takt ausgeben muss UND du auch DATEN 
einlesen willst, die irgendwo erzeugt werden müssen, wirst du nicht 
drumrum kommen, zumindest das Interface des Slave minimalistisch zu 
beschreiben.

[uwe (Gast)]

Hm normnalerweise macht man sowas mit nem Open Collector Treiber, wenn 
man kein Datenrichtungsignal vorgegeben bekommt oder vorgen kann. Denn 
du kannst ja dein tristate Ausgang nicht steuern da dir das Out Enable 
Signal fehlt, und du kannst das IC nicht steuern da es ja auch nur 
CS,Clk und IO besitzt.
Also gibt keiner die Datenrichtung vor. Sowas macht man wie bei I2C mit 
OC Treiber und nen Pullup.

[berndl (Gast)]

bau doch einfach einen Zaehler dazu. Wenn du anfaengst mit deinen 
Ausgangsdaten zaehlst du einfach die Takte/Bits mit und nach soundsoviel 
Bits schaltest du die Datenleitung auf 'Z'. Dein Counterpart macht genau 
das gleiche, nur umgekehrt (erst 'Z', dann Daten raustreiben)

[FPGA-Pongo (Gast)]

Damit nimmt man aber die korrekte Funktion der Schaltung vorweg und das 
ist keine formell richtige Simulation. Wenn. dann eher mit den L+H und 
der rictigen Lib.