DCM Phase-Shift automatisch anpassen lassen von ISE wärend Synthese/Place&Route

[FPGA (Gast)]

Hallo zusammen,

Ich habe eine grundsätzliche Frage:

In einem Design habe ich Clock & Daten. Der Clock geht an eine DCM. Nach 
dem Place&Route kommt es vor, dass eine SETUP oder HOLD Zeit nicht 
eingehalten wird. Ich korrigiere dies, indem ich im Static-Timing Report 
schaue wie groß die Angabe "Ideal Clock Offset To Actual Clock" ist.

Anschließend füge ich diesen Wert als Phase-Shift in meine DMC ein und 
danach lasse ich das Design nochmal durchlaufen. Dann passt es in der 
Regel.

Nun ist es aber so, dass sich (wenn das Design nennenswert geändert 
wird) auch der nötige Phasenoffset mal ändert. Muss man das dann manuell 
machen, oder gibts da einen Automatismus. So in der Art, dass ISE wärend 
der Synthese/Place&Route schaut wieviel Offset nötig ist und die DCM 
entsprechend setzt...

Komponenten:
Virtex5
ISE14.7

Grüße!
FPGA

[Weltbester FPGA-Pongo (Gast)]

Du solltest Dich mit der Thematik der Takt-Constraints vertraut machen. 
Die CLock Skew gerade der CMTs wird dann automatisch eingestellt.

[FPGA (Gast)]

Hi!

Danke für die Rückmeldung. Ich habe mir das Constraint User Guide 
angeschaut, aber ich finde einfach nicht die passende Lösung (ev. habe 
ich auch Tomaten auf den Augen ;) )

http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ug612.pdf

Viele Grüße!
FPGA

[daniel__m (Gast)]

Hi,

automatisch kenn ich nichts.

FPGA schrieb im Beitrag #4207445:
> wenn das Design nennenswert geändert

Aber das hier klingt nach fehlendem IOB-Attribute. Mit diesem Attribute 
werden die Daten in der IOB-Celle gesampled. Dieser Pfad ist konstant 
auch wenn sich das Design grundlegend ändert, d.h. einmal einstellen und 
gut ist.