Component wird nicht eingebunden

[Gustl B. (-gb-)]

Hallo,

ich habe jetzt das zweite mal ein seltsames Problem:

Ich will eine Component einbinden, in der Top vhdl Datei ist das drinnen

architecture behav of blubb is

component div_16_16 is
  port (
    rfd : out STD_LOGIC; 
    clk : in STD_LOGIC := 'X'; 
    dividend : in STD_LOGIC_VECTOR ( 15 downto 0 ); 
    quotient : out STD_LOGIC_VECTOR ( 15 downto 0 ); 
    divisor : in STD_LOGIC_VECTOR ( 15 downto 0 ); 
    fractional : out STD_LOGIC_VECTOR ( 15 downto 0 ) 
  );
end component;

begin

divider: div_16_16 PORT MAP(
  rfd => open, 
  clk => CLK,
  dividend => input1,
  quotient => output,
  divisor => input2,
  fractional => open
);

Die Component die ich einbinden will hat natürlich auch die gleiche 
Bezeichnung:

entity div_16_16 is
  port (
    rfd : out STD_LOGIC; 
    clk : in STD_LOGIC := 'X'; 
    dividend : in STD_LOGIC_VECTOR ( 15 downto 0 ); 
    quotient : out STD_LOGIC_VECTOR ( 15 downto 0 ); 
    divisor : in STD_LOGIC_VECTOR ( 15 downto 0 ); 
    fractional : out STD_LOGIC_VECTOR ( 15 downto 0 ) 
  );
end div_16_16;

architecture STRUCTURE of div_16_16 is

Irgendwelche Ideen?

Edit:
Wenn ich oben statt Implementation Simulation anklicke dann ist es 
richtig eingebunden.

Vielen Dank!

[Gerald G. (gerald_g)]

Mach mal das "is" in der components Zeile weg

[Gustl B. (-gb-)]

Das hab ich auch bei vielen funktionierenden Projekten und auch wenn ich 
es weg mache ändert sich nix.

[S. N. (higgns)]

Versuch es mal ohne extra component Deklaration einzubinden

divider: entity work.div_16_16(structure) port map (
  .. => ..,
  .. => .. );

Funktioniert bei mir immer so. Hat auch den Vorteil, dass man nicht 
immer an den Ports rumfrickeln muss;).

[Gustl B. (-gb-)]

Wenn ich das so mache bekomme ich bei der Synthese (nicht Simulation) 
diesen Fehler:

ERROR:HDLCompiler:104 - "D:\vhdl\lx9_gauss_test\lx9_gauss_test.vhd" Line 
50: Cannot find <div_16_16> in library <work>. Please ensure that the 
library was compiled, and that a library and a use clause are present in 
the VHDL file.

Wenn ich es so mache wie vorhin dann läuft seltsamerweise die Synthese 
durch, aber alles von den eingebundenen Components beibt unverbunden und 
taucht auch nicht in der Simulation aus.

Also alles sehr seltsam.

Ich räume mal den Code etwas auf und hänge das an ...

[Gustl B. (-gb-)]

So, aufgeräumt. Also klar ist sehr minimal, die Synthese läuft durch, 
aber verbindet die Componente irgendwie nicht.

Edit:
Gelöst, anscheinend darf man bei den Xilinx Cores nicht die VHD Datei 
hinzufügen sondern die XCO und NGC. Die VHDL ist nicht synthetisierbar 
steht da drinnen. Seltsam weil eigentlich sieht das VHDL ganz brauchbar 
aus.