Xilinx ISE: bad object specification bei vhdl konformen Ausdruck

[ff (Gast)]

Hallo,

ich habe ein Problem mit ISE und sehe nicht, warum der Synthesiser 
dieses Konstrukt nicht übersetzten will(in der Simulation bekomme ich 
keine Fehler, da es ja ein legales vhdl Konstrukt ist).

Problem: Überprüfen ob x bits eines Registers auf '0' gesetzt sind:

entity test 
...
reg : in unsigned(31 downto 0);
...
...
if reg(reg'length - 1 downto 10) /= (reg(reg'length- 1 downto 10)'range => '0') then
... 
end if;

ISE spuckt mir aus
ERROR:Xst:770 - "file" line 1234: Bad object specification in qualified 
expression

Warum kann er das nicht synthesiereun und noch wichtiger: Wie schreibe 
ich das so um, das ich nicht hardcodiert reinschreiben muss 31 downto 10 
...?!

[Drüberschauer (Gast)]

ich glaub die Klammer ganz rechts muß etwas nach links

[Duke Scarring (Gast)]

Vielleicht machst Du auch eine Funktion draus (ungetestet):

function upper_is_zero( value: unsigned) return boolean is
    variable result: boolean;
begin
    result := true;
    for index in value'length - 1 downto 10 loop
        if value( index) /= '0' then
            result := false;
        end if;
    end loop;
    return result;
end function upper_is_zero;

Duke

[ff (Gast)]

Danke erstmal für die Info...
Ich stand total aufm Schlauch.
Da unsigned, reicht ja auch folgendes

if reg(reg'length - 1 downto 10) /= 0 then

wenn ich mich nicht total täusche ;)?!

[anonym (Gast)]

alternativ geht auch:

if reg(reg'length-1 downto 10) /= (reg'length-1 downto 10=>'0') then

so funktioniert es dann auch mit einem std_logic_vector