PLLs unter Vivado in VHDL erzeugen oder konvertieren

[Hocko79 (Gast)]

Ich möchte eine komplette Schaltung für einen Artix7 von ISE ins Vivado 
ziehen und stosse auf Probleme bei den Cores. Zwar werden die 
konvertiert, sind aber nur z.T. nutzbar. Bei den DCM ist es z.B. so, 
dass nach der Konversion nur Verilog vorliegt.  Daher habe ich versucht, 
die PLL einfach neu zu machen, erhalte aber nur noch eine Verilog-PLL 
die ich nicht instanziieren kann. Ich finde nirgends eine Vorgabe dafür. 
Die Projektsprache steht aber auf VHDL.

Wie komme ich zu einem VHDL-wrapper?

[Christian R. (supachris)]

Vhdl Wrapper gibts in Vivado nur selten. Lass dir den Core erzeugen, 
dann gibts ein Instantiation Template in vhdl. Fertig. Die erzeugten 
Files direkt einbindet wird da nix mehr. Eingebunden wird dann der Core 
selber, also das xci.

[Fpgakuechle K. (Gast)]

Templates finden sich im library guide der jeweiligen Architektur. Für 
ne Artix - PLL in 
http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/7series_hdl.pdf 
auf Seite 354 f..

MfG,

[J. S. (engineer)]

Man kann die Cores direkt aus VHDL heraus in gewohnter Weise 
instanziieren, auch wenn es kein ausdrückliches VHDL template dafür 
gibt. Mir ist auch aufgefallen, dass es nicht immer ein VHDL zu geben 
scheint. Schau aber mal in das Core-Verzeichnis. Die Instanziierungen 
heissen *.vho. Auch in den *stub ist die Entity zu finden.

Die Simulation gelingt mit den sog. "xyz_sim_netlist.vhdl".

[Hocko79 (Gast)]

Ok, ich habe sie gefunden. Mich wunderte nur, daß man beim Rechtsklick 
mit der Maustaste über die GUI immer nur ein Verilog template gezeigt 
gekommt, nicht aber ein VHDL - obwohl im Core selber behauptet wird, der 
Coregen erzeuge beides.

[Kameramann (Gast)]

Bei mir werden die in der Registerkarte "IP Cores" unter dem jeweiligen 
Core aufgeführt:

- Clock100
  - Instantiation Template
  - Synthesis
  - Simulation
  - Change Log
  Clock100.dcp
  Clock100_sim_netlist.vhdl
  Clock100_sim_netlist.v
  Clock100_stub.vhdl
  Clock100_stub.v