Vivado mehr Info entlocken

[René D. (Firma: www.dossmatik.de) (dose)]

Bei mir läuft die synthese durch. Leider geht die Implementierung 
schief. Hier ist sicher ein Signal nicht richtig zu gewiesen. Leider ist 
mein Projekt etwas größer und ich kann es schwer finden. Gibt es ein 
verbose flag um den Fehler noch etwas ausführlicher zu haben, an was 
sich Vivado gerade stört. Ich brauche einfach etwas mehr Info zu dem 
Fehler.

Implementation
Place Design
[Place 30-494] The design is empty
Resolution: Check if opt_design has removed all the leaf cells of your 
design.  Check whether you have instantiated and connected all of the 
top level ports.

[Common 17-69] Command failed: Placer could not place all instances

[Vivado User (Gast)]

Ich habe in den Einstellungen schon verbose-flags gesehen, aber in 
Deinem Fall wäre es wohl am Einfachsten, Du simulierst es durch und 
schaust, wo es hakt.

Ansonsten kommen ja auch noch die warnings, bei denen die optimierungen 
angezeigt werden. MAn könnte die Optimierung von Signalen an sich 
abschalten , später wieder anschalten und dann die hinzukommenden 
Warnings inspizieren.

[endox (Gast)]

Ich weiß nicht wo Du die Meldung her hast, aber die Tcl-Konsole ist 
manchmal aussagekräftiger.
Schau dir am besten mal das Syntheseergebnis als Schaltplan an. 
Vielleicht erkennst Du hier was wegoptimiert wurde.

[René D. (Firma: www.dossmatik.de) (dose)]

> Vielleicht erkennst Du hier was wegoptimiert wurde.

Die Simulation lief. Ich hatte für die Simulation das TX Signal vom Uart 
intern abgegriffen, um mir das Durchverdrahten zum Top entry zu 
ersparen.
Natürlich brauche ich das Signal in der Realität. Hatte ich eben 
vergessen, nach der Arbeit im Simulator.