Simulationsprobleme mit ModelSim

[Robert M. (andro86)]

Hallo zusammen,

ich benutze Quartus Prime 15.1 Lite Edition und ModelSim ALTERA STARTER 
EDITION 10.4b.

Da ich noch ein blutiger Anfänger auf dem Gebiet FPGA/ VHDL bin, wollte 
ich mit was kleinem anfangen wie z.B. ein Modul, dass bei jeder 
steigenden Flanke den Wert eines Signales um Eins erhöht. Die 
dazugehörige .*vhd-Datei sieht wie folgt aus:

Testbench.vhd:

LIBRARY ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity testbench is
  port(  clock, res_n  : in std_logic);
end testbench;

architecture behav of testbench is
  
  signal counter : integer := 0;
  
  begin
  
  delta_Voltage: process(clock, res_n) is 
    
    begin
        if rising_edge(clock) then
        
          if (counter < 254) then  counter <= counter + 1;
          else              counter <= 0;
          end if;
        end if;
    end process;  
  
end architecture behav;

Um auch mal mit einer Testbench zu arbeiten wollte ich das ganze 
simulieren. Die dazugehörige Testbench sieht wie folgt aus:

Testbench_tb:

LIBRARY ieee;
library work;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity testbench_tb is
end testbench_tb;

architecture behav of testbench_tb is
  
  signal clock  :  std_logic;
  signal res_n  :  std_logic;
  
  begin
  
    dut:  entity work.testbench
        port map (  clock => clock,
                res_n => res_n);
                
    clkgen: process is
            begin
                loop
                  clock <= '0';  wait for 5 ns;
                  clock <= '1';  wait for 5 ns;
                end loop;
          end process clkgen;
          
    resgen: process is
            begin
                res_n <= '0';  wait for 25 ns;
                res_n <= '1';  wait;
          end process resgen;

end architecture behav;

Die Entsprechenden Einstellungen könnt ihr den angehängten Bilder 
entnehmen.

Die Analyse und Synthese verläuft fehlerfrei, doch sobald sich ModelSim 
öffnet kriege ich die Fehlermeldung " #Error loading design"

Ich habe mir nun schon verschiedene Dokus von Altera durch gelesen wie 
https://www.altera.com/en_US/pdfs/literature/ug/ug_gs_msa_qii.pdf oder 
https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/qts/qts_qii5v3.pdf, 
doch ich konnte nicht heraus finden weshalb ich diese Fehlermeldung 
kriege. Ich hoffe ihr könnt mir weiterhelfen.

[Vancouver (Gast)]

Vielleicht, weil Du als Testbench "Testbench_Test" angegeben hast, Deine 
Testbench aber testbench_tb heißt? Ansonsten nimm probeweise mal die 
dut-Instanz aus der Testbench_tb heraus und schaue, ob testbench_tb 
alleine läuft, damit kannst Du den Fehler eingrenzen.

Ein paar Fragen zum Selberstellen:

Wieso heißt dein DUT auch testbench?
Wieso definierst Du einen asynchronen Reset (rst_n) und verwendest ihn 
dann nicht?
Wieso hat Dein Design Eingänge aber keine Ausgänge?

[Markus F. (Gast)]

Jo, das ist ein naming problem!