Hallo, was soll ich machen wenn ich die nächste Nachricht bekomme: # Fatal error at ../../gp_behavior_2.vhd # while elaborating region: sp_tb_vhd/utt/u1 # load interrupted wo "sp" wäre meine "Top Level" mit zwei Komponenten. Eine der beiden Komponentes wäre "gp_behavior_2.vhd". "sp_tb_vhd" wäre das Testbench von "sp". "utt" wäre der Bezeichner des port mappes des Testbenches; und "u1" wäre der Bezeichner des Komponentes "gp_behavior_2.vhd". Danke schön, Sergio
Hi, ich habe das Problem schon gelöst. Das Problem war, dass die Software "Xilinx ISE" ein Teil des Testbenches selbst baut, das heißt, die Entity, das Component (in der Architektur) und die Portmap. Die Anschlüsse der Components deklariert sie als "std_logic". Es gab zwei bestimte Anschlüsse, die nicht "std_logic" sondern integer waren. Danke und Grüße, Sergio
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