Ist vielleicht ne Dumme Frage aber was ist (bzw. macht) eine PLL in einem FPGA? Ich kenne eine PLL nur als Regelkreis zur Taksynchronisation z.B. in der Nachrichtentechnik. Ich diesem Zusammenhang tauchte auch der Begriff "clock-skew" auf. Was verbirgt sich dahinter?
Soweit ich weiss kann man FPGA-interne PLLs für unterschiedlichste Dinge einsetzen, wie z.B. Taktregenerierung und -vervielfachung.
das ist natürlich immer ein kompletter VCO mit PLL. Das eigentlich interessante ist ja die Takterzeugung mit dem VCO. Die Phasenlage läßt sich mit der PLL so einstellen, dass der VCO phasenmäßig vor dem steuernden Eingangstakt liegt, das ist wohl der clock-skew, aber genauer hab ich das noch nicht betrachtet.
Der VCO gehört zum Regelkreis der PLL. Die Frage ist ob die PLL im FPGA auch so ein Regelkreis ist, oder ob damit etwas anderes gemeint ist, bzw. wozu eine PLL im FPGA sinnvoll ist?
Wie Postkutsche es schon erwähnt hatte, ist die PLL im FPGA zur Taktgenerierung sinnvoll. So kannst du z.B. aus einem niedrigen Takt einen viel höheren erzeugen und damit deine FSM oder was auch immer takten und z.B. höhere Verarbeitungsgeschwindigkeit erzielen. Die PLL ist rein digital, und so wie ich es von der Quartus-Entwicklungsumgebung von Altera kenne, kann man eine sog. PLL-Megafunction erzeugen, wo Parameter wie Multiplikator, Teiler usw. eingestellt werden, darunter auch, wenn ich mich nicht täusche, die clock-skew. Ich glaube, clock-skew hat nur bei PLLs mit mehreren Ausgängen Sinn. Hat man z.B. für die Ausgänge eine bestimmte Frequenz eingestellt, so kann man mit clock-skew-Einstellung bestimmen, ob die eine Frequenz phasenverschoben zu der anderen sein soll. Und so könnte man einstellen, dass die positive Flanke bei der einen FSM etwas verzögert bei der anderen FSM ankommt, damit diese andere FSM die Daten von der ersteren FSM zum richtigen Zeitpunkt einlesen kann, weil die erstere FSM etwas Zeit benötigt, um irgendwelche Berechnungen anzustellen.
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