Verilog posedge / negedge

[Manu (Gast)]

Hi Leute,

ich hänge hier an einem absoluten Anfängerproblem...
Kann mir bitte jemand kurz erklären warum das so nicht funktioniert?
PixelClk_in kommt von einer anderen IC, 40MHz.
ram_clk habe ich testweise auf einen Pin ausgegeben, konstant auf 1...
Simulation funktioniert.

Vielen Dank!
Manu

always @ (posedge PixelClk_in or negedge PixelClk_in) begin
  if(!PixelClk_in) begin    // Bei negativer Flanke PixelClk Werte aus Puffer in Ram schreiben
    if(ram_wrt) begin
      ram_clk = 1;
    end
  end
  else ram_clk = 0;        // Bei positiver Flanke Ram Takt immer runter
end

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hat deine Zielarchitektur tatsächlich Dual-Edge-Flipflops?

Lies mal die Meldungen des Synthesizers oder sieh dir mal den RTL 
Schaltplan an.

Manu schrieb:
> Simulation funktioniert.
Das ist nur die halbe Wahrheit.  Denn welche Syntaxkonstrukte erkannt 
und tatsächlich in Hardware umgesetzt werden können , das steht im 
Manual des Synthesizers.