Forum: FPGA, VHDL & Co. Variable Arrays in Entity


von Mor F. (morphel)


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Hallo zusammen,

ich habe einen generischen parallelen Algorithmus, den ich gerne 
möglichst generisch implementieren möchte. Dabei muss ich arrays 
übergeben, bei denen sich sowohl die Vectorbreite als auch die Anzahl 
der Array Vectoren einstellen lässt. Hierfür behelfe ich mir mit einem 
Package, in dem ich meinen Array Typ definiere:
1
package GlobalPackage is
2
  type tSignedArray is array (natural range <>) of signed;
3
end package GlobalPackage;
4
5
package body GlobalPackage is
6
end package body GlobalPackage;
Mein Design sieht dann in etwa so aus:
1
library ieee;
2
use ieee.std_logic_1164.all;
3
use ieee.numeric_std.all;
4
library work; 
5
use work.GlobalPackage.all;
6
7
entity eTest is
8
  port(
9
    iClk    : in  std_logic;
10
    iInput  : in  tSignedArray;
11
    oOutput : out tSignedArray
12
  );
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end entity eTest;
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architecture RTL of eTest is
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  signal sZwischenErgebnis : tSignedArray;
17
begin
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  myCalc : process(iClk) is
19
  begin
20
    if rising_edge(iClk) then
21
      sZwischenErgebnis <= iInput;
22
      oOutput           <= sZwischenErgebnis;
23
    end if;
24
  end process myCalc;
25
end architecture RTL;

Die Vectorbreite und Anzahl für iInput und oOutput wird dann ja von den 
angeschlossenen Signalen definiert. Der Wertebereich des signals 
sZwischenErgebnis ist jedoch m.E. nirgendwo definiert. Wie kann ich 
beispielsweise für sZwischenErgebnis den selben Wertebereich wie für 
iInput definieren? Nach Möglichkeit möchte ich in diesem Fall auf 
Generics in der Entity verzichten, da dies in meinem Design eine 
redundante Information wäre, die immer mitgeändert werden muss.

Ich freu mich auf Eure Anregungen und Ideen
MorFel

von daniel__m (Gast)


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versuchs mal mit (ohne Gewähr)
1
signal sZwischenErgebnis : tSignedArray(iInput'range);

grüße

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