Wie ist ein Quartus Projekt aufgebaut?

[vhdl (Gast)]

Hallo zusammen,

ich bin VHDL Anfänger und Frage mich wie ein Projekt in der Quartus 
Prime Lite Edition aufgebaut ist.
Besteht ein Projekt aus einer Toplevel-Datei und ein bis mehreren 
Untermolulen?
Und was ist ein Constraints-File?

LG aus Hamburg

[Doctor Snuggles (Gast)]

https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/qts/qts-qps-handbook.pdf

[Blechbieger (Gast)]

Keine, eine oder mehrere
- VHDL-Dateien
- Verilog-Dateien
- Qsys-Dateien
- IP-Dateien
- Schematic-Dateien (aber fang mit sowas erst gar nicht an)
Eine davon bzw. die darin enthaltene Entity wird als Toplevel 
deklariert.
Constraints finden sich an zwei Stellen.
- eine oder mehrere SDC-Dateien für alles was mit Timing zu tun hat
- In der QSF-Datei landet alles andere, z.B Pinzuordnung, IO-Standards. 
Händisch nur bearbeiten wenn das Projekt geschlossen ist.