ein paar Fragen zu Systemverilog

[systemverilog (Gast)]

Hi,

Um in Verilog festzustellen, ob ein Zähler seinen Maximalwert erreicht 
hat prüfe ich dies mit folgendem Ausdruck:

reg [WIDTH-1:0] cnt;
.
.
.
always (posedge ..)
begin
    if(cnt == {WIDTH{1'b1}})
        .. blah .. mach was weil voll
end

Gibt es mit Systemverilog die Möglichkeit direkt nachzufragen ob ein 
Register voll ist. Kann man mit Systemverilog nachfragen welche 
Bit-Breite ein Register hat?
Also ich ich meine kann man so etwas änliches schreiben wie:
  if(cnt'full)

oder cnt'width

[Andi M. (andi6510)]

Das geht mit dem reduction-AND:

if (&cnt) begin
   // ... ja um Himmels willen, will denn keiner was machen???
end

Das gibts schon in Verilog'95 :-)

[Marcus H. (mharnisch)]

Da speziell nach SystemVerilog gefragt wurde. Das folgende sollte auch 
gehen:

if cnt == '1 begin
    // ...
end