Hi, Um in Verilog festzustellen, ob ein Zähler seinen Maximalwert erreicht hat prüfe ich dies mit folgendem Ausdruck:
1 | reg [WIDTH-1:0] cnt; |
2 | . |
3 | . |
4 | . |
5 | always (posedge ..) |
6 | begin |
7 | if(cnt == {WIDTH{1'b1}}) |
8 | .. blah .. mach was weil voll |
9 | end |
Gibt es mit Systemverilog die Möglichkeit direkt nachzufragen ob ein Register voll ist. Kann man mit Systemverilog nachfragen welche Bit-Breite ein Register hat? Also ich ich meine kann man so etwas änliches schreiben wie: if(cnt'full) oder cnt'width