PCIe routen AD20

[Mike (Gast)]

Hallo

Ich beschäftige mich mit PCIe routen mit AD20.
Da wir hier nur rudimentäre Meßmethoden haben um die
Signalintegrität zu messen(PC Software Eye-Diagram) und
die Qualität eben nicht besonders ist habe ich aus diversen
PCIe-app-notes versucht alle nötigen Regel herauszuschreiben.
Ich habe in den []-Klammern meine Priorität zu jeder Regel definiert.
Diese kann natürlich falsch sein.

Ich würde gerne wissen wie jemand der auch mit PCIe zu tun hat dies 
bewertet und ob weitere Regel notwendig sind.
Meine PCIe-Leitungen "laufen" von der Messkarte(FPGA) über eine 
Backplane zum PC.

Vielen Dank im voraus.

my priority schema:
[1]... absolute important
[2]... important
[3]... absolute not important
[?]... I do not know

PCIe/Gen1
Microstrip routing (pairs on outer layer) [1]

TX: max. 2 VIAs [?]
RX: max. 4 VIAs [?, why 4 for RX and only 2 for TX]

100nF/0402 for AC coupled caps on TX-side(location) [1]
100R/0402 differential termination at transmission end(or 100R is inside 
the receiver) [1]

4 Layer:
typically one sheet of 2116 prepreg 0.12mm between L1/L2 and L3/L4 [2]
trace width=0.15mm, trace spacing=0.15mm [2]
Differential Impedance 100R +/-20% [2]

length matching intra-pair(within pair): max. 5mil [2,?]
length matching inter pair(within pairs): max. 3 inches(7.6cm) [2,?]
chip to chip length: max. 15.5 inches(39cm) [2,?]

intra-pair spacing: max. 7mils [2,?]
inter-pair spacing: > 20mils or 4*dielectric height [1]

2 GND stitching VIAs @PCIe-VIAs: < 100mils [2,?]

splits: no routing over splits/voids [1]

AntiPad: VIAs(30mils) and C(void SMD pads of the ref-plane 100%) [2,?]

breakout: do not use "tight bends" for length matching, if use-> tight 
bend-length < 45mils(1.1mm) [2,?]

pair-bend: inner air gap > 5xtrace width (0.75mm) [2,?]
length matching bend inner air gap: > 3*trace width(0.45mm) [2,?]
length matching bend amplitude: < 2xtrace spacing(0.3mm) [2,?]

symmetry routing in differential pairs [1]
length-matching at mismatched end [1]

Zig-Zag routing cause of fiberglass bundles style of dielectric [?]

length of VIA/THT-stups of VIAs/PCIe-THT-Connector [?]

mfg
Mike

[Gerd E. (robberknight)]

eine wichtige Info fehlt mir in dem ganzen Text: um was für eine 
PCIe-Version geht es?

PCIe v1.0 mit 2,5 GT/s ist ne ganz andere Nummer als v4.0 mit 16 GT/s.

[Mike (Gast)]

Hallo

Um Gen1(Ver1.0) mit 4 lanes
mfg
Mike