Ich hätte eine Frage bezüglich Xilinx!!!! Ich habe ein eingangssignal(rechteck) bei dem die steigende und fallende flanke verzögert wir!Ich muss eine Auswerteschaltng in Schematic konstruieren,bei der ich beide Flankenverzögerungen bestimmen kann und muss dann den minimalwert der beiden verzögerungen zur anzeige bringen! Wie soll die Schaltung aussehen????!!! Ich habe bis jetzt nur zwei 8 bit zähler,bei denen ich nur die länge von high und low des signals zähle! wie muss man die schaltung weiter konstruieren?
am besten du verwendest dazu das capture register cca53er im xiliny und verknüpst die ausgänge dessen mit jeweil den 8 steuereingängen des differnezkomperators, somit kannst du bestimmen nach welcher zeit die verzögerungen eintreten, natürlich musst du noch ein paar widerstände und condes einbauen aber das solltest du dann shon alleine machen, ich möcht nicht deine aufgabe übernehmen. mfg
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