Hi, habe hier eine kleine Testbench für VHDL-AMS geschrieben. Ich simuliere mit SystemVision von Mentor Graphics. Im Anhang befindet sich der entsprechende Quellcode. Die Testbench ist im Prinzip nur die Zusammenschaltung von einzelnen Komponenten, die in anderen Dateien geschrieben sind. Das Problem ist folgendes: Kompilieren geht einwandfrei, nur wenn ich eine Simulation starten will, kommt folgende Fehlermeldung: "Error: OPEN signal port D0 not implemented" Es ist mir ja schon klar, dass an D0 nichts dran hängt, aber es handelt sich dabei ja auch um ein Signal, und deshalb müsste die Simulation ja eigentlich funktionieren dachte ich. Naja da es sich hier bestimmt um einen grundsätzlichen Fehler handelt, hoffe ich auf Hilfe. Falls es nötig sein sollte, kann ich die anderen Dateien auch noch hochladen. Vielen Dank schon mal im voraus!
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