Es gibt ja bekanntlich verschiedene Beschreibungsmittel einer "Informationen verarbeitenden Einheit". Sei es mittels Automatengraph, Programmablaufgraph, Gleichungen, Zustandstabelle, etc ... Ist das Verhalten einmal beschrieben beginnt die Realisierungsphase (Ziel: elektrische Schaltung) und stellt mich vor die Qual der Wahl des besten "Realisierungsmodells". Mittels folgender 3 (*ausser acht) Varianten könnte ein identisches Verhalten realisiert werden: 1. REALISIERUNGSMODELL FREIE RÜCKFÜHRKREISE 1.1 Verbindungsprogrammierte Lösung mit einfachen Logikgattern (*1.2 Speicherprogrammierte Lösung mittels EPROM) 2. REALISIERUNGSMODELL ZUSTANDSSPEICHER MIT TAKTVARIABLE 2.1 Freie Rückführkreise >> D-Flip-Flop 2.2 Zustandsgespeichert >> JK-Flip-Flop Für mich stellt sich daher die Frage (bei Einsatz eines CPLD) welche Variante (und vor allem auch weshalb) die Geeignetste ist? Klar, der Einsatz von FF´s führt zu einer Schaltung mit wenig Bauteilen, doch wie begründet sich dann (von kombinatorischer Logik abgesehen) die "Daseinsberechtigung" ;) der alternativen Realisierungsmodelle?
Hm vielleicht ist das problem eher ein akademisches? Also eine wissenschaftlich exakte und möglichst komplette Lösung anzugeben. Und dann verstehe ich die Fragestaellung noch nicht ganz. Ist es: -ohne FF auszukommen ? -keinen ROM/RAM zu verwenden ? -74* IC's (AND,MUX,etc zu verwenden ? -pegel statt flangen gesteuerte FF zu nehemen (Latches versus FF)? Für eine FSM brauchst man Zustandspeicher, also ohne FF gehts net. Zwar kann man diese FF auch aus rückgekoppelten AND's etc bauen, aber warum sollte man das wenn man FF hat. Und eventuell sind die rückgekoppelten NAND's etc nur erklärungstechnisch oder historisch angegeben. ich vermute ersteres das hat sich ein Lehrer ausgedacht um schlüssig von der Logik zu den FF zu kommen. Halbleitertechnisch sind spezielle FF Zellen kleiner und besser als die verschaltung von NAND primitiven. Und so in den 80/90 Jahren sind FF aus Transfergates in sogenannter dhynamischer Logik gefertigt wurden, also IMHO komplett anders als NANDS. War bestimmt für die damalige Technologie bessser (weniger metall-layer (?)). Latches sind störanfällig, ein kleiner Glitch und alles kippt um. Auch ist es mit dem menschlichen Verstand (und der schwachbrüstigen EDV der 80/90 (?)) fehlerärmer zu entwickeln, wenn das system fixe Schaltzeitpunkte hat. So wie man Flugzeuge oft nach dem Schema Rumpf|Flügel baut. Jetzt hat man die CAD und simulationsprogramme um auch andere geometrien sicher und optimal konstruieren zu können (Nurflügler (hier spielt aber auch die Steuerbaerkeit eines leicht instabilen Flugkörpers eine Rolle)). Realisierungen als ROM/RAMfelder mit Adressdecoder als zustandsübergänge sind häufiger als man denkt. Z.B. die LookUpTables in den Xilinx FPGA sind solche SRAM-Blöcke. Diese Technik ist wohl einfach nur aus der Mode gekommen ? Oder es sind zuviele Ein und ausgangsgrößen als das man alle möglichkeiten mit 1Mx16 SRAMS erschlagen kann. Und wenn man schon einen CPLD als adressdecoder nimmt , kann man gleich alles in den CPLD schieben. Hm, ist laut gedacht hier, eine abschliessende Antwort habe ich nicht.
"Hm, ist laut gedacht hier, eine abschliessende Antwort habe ich nicht." ... Aber alles was ich wissen wollte beantwortet ;) 1000 Dank !
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