Reset und normale Logik mischen

[Reset (Gast)]

Der Titel sagt eigentlich alles - darf man bei FPGAs Reset-Signale mit 
normaler Logik mischen? Bei Clocks ist davon ja strikt abzuraten (was 
für mich auch absolut einleuchtend ist). Wie sieht es bei Resets aus?

Konkret geht es um ein AXI-Stream FIFO in einem Xilinx FPGA, das ich 
gerne per Register Bit resetten möchte. Das FIFO hat einen Reset Eingang 
den ich gerne mit einer AND Verknüpfung aus dem regulären global Reset 
und meinem Register Reset Bit ansteuern möchte.

[Idiotie-Schnellerder (Gast)]

Ja.

Synchrone resetsignale sind ohnehin nicht von normalen Logik-Signalen 
unterscheidbar.

Was extra ist, wäre das  (asynchrone) Global-Reset-Netzwerk (GSR) aber 
das sollte es in modernen FPGA#s ohnehin nicht geben.

Da ein Chapman-Klassiker zum Thema: 
https://www.xilinx.com/support/documentation/white_papers/wp272.pdf