hallo, ich habe bei mein design eine normale behavioral simulation durchgeführt. Da ein Modul mit dem System Generator erstellt wurde, werden die Signale dieses Moduls als undefiniert angezeigt. Um nun diese Signale verfolgen zu können habe ich in der Xilinx hilfe gelsesen das es möglich ist mit dem Post translate simulation model diese signale zu sehen. Mein eigentliche Problem liegt darin dass meine Logik, auch schon in den übergeordneten Modulen nicht mehr funktioniet. Ich vermute ISE hat optimiert und dabei ist was schiefgelaufen ? .. wie kann ich die optimierung abschalten ? chris
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