Guten Morgen, über einen CPLD habe ich Zugriff auf einen EEPROM. Wegen Platzmangel im CPLD möchte Teile der Logik in einen FPGA übernehmen. D.h. damit ich vom FPGA aus den EEPROM lesen und schreiben kann. Für die Clock-Leitung (SCL) sehe ich keine Probleme, da diese unidirektional ist aber da die Datenleitung (SDA) bidirektional ist, weiß ich nicht ob das mit einer Datenleitung (F_SDA) zwischen CPLD und FPGA klappt. Da sich ja die Signale selber "in den Schwanz" beißen? Brauch ich hierfür mindestens zwei Datenleitungen zwischen CPLD und FPGA? Was meint ihr? Gruß Bustle
Clock-stretching ist ein Teil von I2C, somit ist auch SCL per definition bidirektional. Um ein I2C Bus durch ein PLD routen zu koennen musst du - wie du schon gemerkt hast - SDA/SCL in je zwei Leitungen aufteilen. Input und output-enable vom open-drain pin des CPLD. Cheers, Roger
Hallo, gilt das auch, wenn die I/Os des PLD (beispielsweise ispLSI2032 von Lattice) auch als bidirektional konfiguriert werden können? Reicht dann nicht auch 1 Pin pro "Seite" für SDA? Gruß, Jan
Mit regulaeren I/Os kriegt man keinen I2C Repeater zustande, das gilt auch fuer die Lattich PLDs. Cheers, Roger
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