Frage in die Runde: Gibt es eine Art von vorcompilerten Strukturen, die man als komplettes Module einsetzen und nur über die entity-Definition verdrahten kann? - so, wie man CPP-code übersetzt und dann nur als DLL weitergibt? Es geht mir dabei a) um den Schutz eigenen HDL-codes und b) um das Umschiffen von Syntheseproblemen, wie sie z.B. im zusammenhang mit den LIBs im Bereich Addition (signed/unsigend) auftreten. Es wäre sozusagen, die "fertige" Hardware auf RTL-Ebene. Kommt man in den Synthesetools da irgendwie dran, daß man z.B. aus Quartus oder X-ISE solche vorübersetzen RTL-Beschreibungen herausnimmt, deren entity beschreibt und demm Kunden gibt? Wie sieht es überhaupt mit solchen Vorübersetzungen aus? In den unzähligen Ordnern, die die tools anlegen, exisiteren doch massenhaft temporäre files.
Du könntest z.B. ne EDIF- Netzliste weitergeben. Ich bin da auch gerade an so nem Thema dran, aber so richtig die gute Lösung hab ich auch noch nicht...
Hier endet ein wenig mein Wissen, da ich zwar ASIC und digitales generell beherrsche, aber mit FPGAs noch nicht sehr tief gedrungen bin. Wie koennte man denn da vorgehen? Wie importiert man eine EDIF in z.B. Quartus oder ISE und nutzt sie im Kontext eines Designs ?
Bei Xilinx liesst ngdbuild alle netzlisten ein, die aus der Synthese und die aus anderen Quellen (uBlaze, Coregen). im Projektnavigator nennt sich dieser Punkt im designflow "Translate". Der Core muss im Suchpfad liegen. Schlag mal im PDF unter Implementation: ngdbuild nach
>Wie importiert man eine EDIF in z.B. >Quartus oder ISE und nutzt sie im Kontext eines Designs ? Indem man sie zum Projekt hinzufügt. Um sie mit dem Rest zu verknüpfen, brauchst Du natürlich eine Komponentendeklaration in Deiner Datei. Instanziieren kannst Du sie mit "port map ...", wie mit anderen Komponenten (die in VHDL vorliegen) auch.
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