Wenn ich functions und procedures (VHDL) in einem package in ein Design einbinde ist das dann synthesefähig? Oder wird nur die entity synthetisiert und die functions nicht?
@Johann M: prinzipiell werden nicht Funktionen oder Prozeduren synthetisiert, sondern deren Inhalt. Wenn in einer Funktion oder Prozedur nur synthesefähige Konstrukte abgebildet sind und der Funktionsaufruf synthesefähig ist, dann klappts auch mit der Synthese. Gruß Lothar
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