Hallo, sicherlich für viele hier eine einfache Übung. Vielleicht gibt es auch gute Unterlagen zu diesem Thema, bin für jeden Tipp dankbar. Ich habe einen synchronen Prozess der aber ca. 10 Takte zur Abarbeitung benötigt. Daten von außen (I/O FPGA) einliest und das Ergebnis nach außen abgibt. Die Daten und Steuersignale sollten sich während der 10 Takte nicht ändern. Um es noch schwerer zu machen ist nicht genau definiert das alle 10 Takte der Prozess startet, sondern das ist noch von anderen Faktoren abhängig. Wie bilde ich nun eine saubere Schnittstelle nach außen ab, so dass definiert die Eingangsdaten eingelesen werden, die Außenwelt weiß, die Daten wurden gelesen, 10 Takte sich nichts an den Eingangssignalen ändert. Wenn dann die Daten ausgegeben werden, müsste doch über ein Readysignal der Außenwelt mitgeteilt werden, dass das Ergebnis vorliegt. Wenn es ausgelesen wurde, müsste das Readysignal gelöscht werden un der Prozess kann auf neue Daten warten. Hat jemand eine Lösung, gibt es Unterlagen die so etwas beschreiben. Gibt es Standardlösungen? Ich hoffe es sind nicht zu viele Fragen. Besten Dank in Voraus. Gruß Peter
Hallo, besten Dank! Ich glaube es geht mit einem Zwei-Wege Handshake. Sender sagt das Daten anliegen, Empfänger bestätigt die Datenübernehme. Sender müss die Bestätigung das Daten anliegen zurücknehmen, danach wir die Bestätigung zurückgenommen und das Spiel kann von vorne losgehen. Der Interne Prozess muss dann die Zustände abfragen und eventuel Warteschleifen einlegen. Das mit der FSW gehr sicherlich auch. Gruß Peter
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