So, habe nur selbst eine Möglichkeit gefunden das Problem zu lösen.
1 | dividend <= std_logic_vector(RESIZE(UNSIGNED(kr) * UNSIGNED(tv), BIT_SIZE));
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Nur kommt mir die Lösung nicht sonderlich geschickt vor. Immerhin, wenn
ich das nun durch meinen gesamten Code so durchziehe, dann besteht der
ja zur hälfte nur noch aus typecasts. Ist es hier nicht sinnvoller die
Entity wie folgt zu deklarieren?
1 | ENTITY
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2 | ...
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3 | ta : IN UNSIGNED(BIT_SIZE - 1 DOWNTO 0);
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4 | kr : IN UNSIGNED(BIT_SIZE - 1 DOWNTO 0);
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5 | dividend : OUT UNSIGNED(BIT_SIZE - 1 DOWNTO 0);
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6 | ...
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7 | END ENTITY;
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Das Synthesetool macht das mit, aber bei der Simulation mit ModelSim
bekomme ich Probleme, da mein TopDesign diesem Modul Signale vom Typ
std_logic_vector zuweist und ich in dem Modul bis vor kurzem noch
UNSIGNED verwendet habe.
Wäre super wenn mir da vielleicht jemand bisschen helfen könnte.
Danke