Frage: Warum habe ich bei dieser Simulation nach dem 4 Puls bei CLK_10MHz_read einen 1 Block der je nach Simulationszeit mehrmals auftaucht? Was mache ich falsch? Hab meine Files mal angehängt. Ggf. Fehler in der Testbench? Danke für die Info.
chris schrieb: > Was mache ich falsch? Hab meine Files mal angehängt. Da fehlt was... Was macht die component Divider? > Ggf. Fehler in der Testbench? In dieser Testbench kann kein Fehler sein... :-/
Component Divider (erzeugt im Core Generator von Xilinx) gibt bei einer Eingangsfrequenz von 10 MHz einmal 1 MHz und einmal 10 MHz aus.
Hab den Fehler gefunden, ich hatte im IP Core auf Single ended cap. pin gestellt. Als ich auf global buffer umgeschaltet habe gings. Liegt dies daran da ich ja mein Clock Signal weiterverwenden will und es deshlab buffern muss?
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