Hallo, es gibt folgendes Problem. Ich habe zwei Komponneten mit der Hilfe von einem True Dual Port Block Ram verbundet. Erste Komponente schreibt in den Ram, die Zweite soll die Daten auslesen. Eine Sache kenn ich nicht nachvollziehen. Beim Schreiben lade ich die Daten sofort nach dem Bekommen von UART in den Ram. Funktionier einwandfrei. Beim Auslesen werden die Daten nur nach 3 Taktzykles nach der Änderunf der Ardesse gesehen. Z.B wenn ich die Adresse von "1111" auf "0000" setze, werden die Daten aus der Adresse "0000" nur nach 3 zyklen auf die Leitungen sichtbar. Soll es so sein? Kann jemand ein Link auf Timing Diagramm von Block Ram geben? Danke im Voraus D.Krush
To Lothar Miller, Ich habe diese Anleitung ein paar Mal durchgelesen. Im Manual gibt es keine Angaben, dass das Auslesen mehr als ein Taktzyklus braucht. Das ist für mich unklar, weil ein Schreibprozess nur 1 Zyklus braucht (wurde ausprobiert) Für besseres Verstehen. Ich benutze FSMs. Jeder Zustand sreibt oder liest die Daten aus BRam. Wenn man immer 3 Zyklen auf die Daten warten soll, brauche ich eine andere Lösung. :( Haben Sie viellecht eine Idee? Danke im Voraus D.Krush
Im IP Core Generator lassen sich für den Lese-Port bis zu 2 optionale Ausgangs-Register einfügen! Wenn diese Register abgewählt werden, dann sollte sich auch die Latency reduzieren.
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