shift reg + akkumulator, optimierungen möglich?

[ben (Gast)]

Hi,

ich bin VHDL Anfänger, für ein Projekt benötige ich folgende Schaltung:

Ein 12 Bit Wort wird seriell in ein Shift Register geladen und liegt 
dann paralell hinter einem (asynchronen?) Register an.
Dieses 12 Bit Wort wird dann synchron zu einem Takt auf ein 16 Bit Wort 
auf addiert und das MSB ausgegeben. Den Akkumulator gibt es zwei mal mit 
gleichem input aber verschiedenen Takteingängen.

Leider passt das ganze nur knapp nicht in einen XC9572XL, deshalb meine 
Frage: Kan man da evtl. noch was optimieren?  Ist das ok, so wie ich die 
Flanken erkenne, oder hat das evtl. Nachteile?
Danke


12 Bit Serial in, Paralell out Shift Register with latch:

entity shift is
  port(C, CS, SI : in  std_logic;
        PO : out std_logic_vector(11 downto 0)
      );
end shift;
architecture archi of shift is
  signal tmp: std_logic_vector(11 downto 0);
  
  begin
    process (C, CS)
      begin
        if (C'event and C='1') then
          for i in 0 to 10 loop
            tmp(i+1) <= tmp(i);
          end loop;
          tmp(0) <= SI;
       
        end if;
      
      if (CS'event and CS='1') then
      PO <= tmp;
      end if;
    end process;
     
end archi;

16 Bit Accumulator with 12 bit paralell input:

entity accum is
    Port ( IN_BUS : in  STD_LOGIC_VECTOR (11 downto 0);
           CLK : in  STD_LOGIC;
           OUT_CLK : out  STD_LOGIC);
end accum;

architecture Behavioral of accum is
  signal tmp: STD_LOGIC_VECTOR (15 downto 0);
begin

    process (CLK)
      begin
      if(CLK='1' and CLK'event) then 
        tmp <= tmp + IN_BUS;
      end if;
    end process;
    
    OUT_CLK <= tmp(15);
    
end Behavioral;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

ben schrieb:
> Ist das ok, so wie ich die Flanken erkenne, oder hat das evtl. Nachteile?
Welche Flanken meinst du?

Das hier hat Nachteile:
(CLK='1' and CLK'event)
Denn du beachtest (in der Simulation) leider nicht den Zustand, der vor 
der Flanke da war. Wenn das ein schwaches 'H' war, dann reicht das dir 
schon für eine Flanke. Ein Flipflop erkennt aber keine Flanke bei diesem 
Wechsel. Kurz und gut: warum nimmst du nicht die Funktionen 
rising_edge() und falling_edge()?

Zu deinem Code:

    process (C, CS)
      begin
        if (C'event and C='1') then
          for i in 0 to 10 loop
            tmp(i+1) <= tmp(i);
          end loop;
          tmp(0) <= SI;
       
        end if;
      
      if (CS'event and CS='1') then
      PO <= tmp;
      end if;
    end process;

Schreib das besser in 2 Prozesse und sieh dir mal mein Schieberegister 
an:

    process (C) begin
       if (C'event and C='1') then
          tmp <= tmp(10 downto 0) & SI;
       end if;
   end process;
      
   process (CS) begin
      if (CS'event and CS='1') then
         PO <= tmp;
      end if;
   end process;

Extreme Hacker würden das sogar so schreiben:

   tmp <= tmp(10 downto 0) & SI when rising_edge(C);
   PO <= tmp  when rising_edge(CS);

Aber leider hilft dir das vermutlich nicht sehr beim Platz sparen.

ben schrieb:
> Leider passt das ganze nur knapp nicht in einen XC9572XL
Was fehlt denn? Wo klemmts?
Flipflops sollten eigetnlich ausreichend da sein...
Zeig doch mal dein ganzes Design.

[ben (Gast)]

hi vielen dank erstmal.

ich habe deinen vorschlag mit den getrennten prozessen umgesetzt.
Das Design benötigt nach wie vor 78 Macrocells, der XC9572XL hat aber 
nur 72. Der nächst größere ist XC95144XL, den gibts aber nur als TQ100 
(VQ44 währe schon schöner)

Im Anhang das vollständige Design...

Das ganze muss übrigens nur bis 3Mhz laufen...

Danke :-)

[ben (Gast)]

hi, wollte nochmal fragen, ob noch jemand eine idee hat..

habe die xilinx application notes durchgewälzt, aber nichts gefunden...

danke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Wofür werden denn die ganzen Makrozellen verbraucht?
Die paar FFs reichen dafür allein noch nicht aus...

Implementier mal nur den Addierer und dann nur das Schieberegister, dann 
kommt da evtl. ein wenig Licht ins Dunkel.

[ben (Gast)]

Also gerade mal Schieberegister und Akkumulator einzeln implementiert:

Shift: 24 Macrocells
Akkumulator: jeweils 27 Macrocells

 24+2*27 = 78

kommt also genau hin

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Kannst du dir erlauben, eine Registerstufe im Schieberegister zu sparen?

architecture archi of shift is
  signal tmp: std_logic_vector(11 downto 0);
  
  begin
    process (C)
    begin
      if (C'event and C='1') then
        tmp <= tmp(10 downto 0) & SI;
      end if;
    end process;
    
--  process (CS)
--  begin
--    if (CS'event and CS='1') then
        PO <= tmp;
--    end if;
--  end process;
     
end archi;

Hier sind dann allerdings während des Schiebevorgangs die Daten im PO 
korrupt.

[Der Besucher (Gast)]

Lothar Miller schrieb:
> Kannst du dir erlauben, eine Registerstufe im Schieberegister zu 
sparen?architecture archi of shift is
>   signal tmp: std_logic_vector(11 downto 0);
>
>   begin
>     process (C)
>     begin
>       if (C'event and C='1') then
>         tmp <= tmp(10 downto 0) & SI;
>       end if;
>     end process;
>
> --  process (CS)
> --  begin
> --    if (CS'event and CS='1') then
>         PO <= tmp;
> --    end if;
> --  end process;
>
> end archi;
> Hier sind dann allerdings während des Schiebevorgangs die Daten im PO
> korrupt.

Hallo,

meiner Meinung nach sind auch bei der ürsprünglichen Übernahme von 
tmp-Register ins PO-Register die Daten genauso "korrupt" wie im 
tmp-Register selbst. Deswegen kann man auch gleich, wie du hier 
vorgeschlagen hast, das tmp-Register verwenden. Das Problem mit dem 
Clock-Skew hat man eben auch, wenn man das Register nochmal und nochmal 
und nochmal speichert. Also ist deine vorgeschlagene Lösung ohne 
"qualitaetseinbussen". Ausser, der Takt Verzögerung wird für irgendetwas 
benötigt, was ich mir aber kaum vorstellen kann.
Ich würde tmp gleich durch PO ersetzen.

Wichtiger ist glaube folgendes: Wurde SI einsynchronisiert? (habe jetzt 
nicht ins komplette Design geschaut)

Der Besucher

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Der Besucher schrieb:
> Wichtiger ist glaube folgendes: Wurde SI einsynchronisiert?
SI muss nicht einsynchronisiert werden, wenn es (wie z.B. beim SPI 
üblich) zum Takt synchron ist...

Mit meiner Änderung und der Fitter-Option -exhaust (Exhaustive Fit Mode) 
passt das Design dann in den 9572XL:

Design alles has been optimized and fit into device XC9572XL-5-PC44.