Verilog UDP Primitives in Xilinx WebPack

[akh (Gast)]

Hallo,

wenn ich versuche Verilog UPD Primitives zu definieren verschiebt 
WebPack das File  links im Projekt Navigator ganz nach oben, man  kann 
es dann nicht synthetisieren.
Ich benutze ISE WebPack 7.1.04i.

Was mache ich falsch ?

Im Verilog Tutorial dieses Forums werden UDPs gar nicht erwähnt,
ist das kein Verilog Standard ?

akh

[Lattice User (Gast)]

akh schrieb:
> Im Verilog Tutorial dieses Forums werden UDPs gar nicht erwähnt,
> ist das kein Verilog Standard ?

Doch ist Standard, aber d.h. noch lange nicht dass es vom Synthese Tool 
unterstützt wird.

Bei Lattice ist die Situation so:
Synthese: Kein UDP (Synplify Pro)
Siimulation: Max 10 (combinatorisch) bzw 9 (sequenetiell) Inputs (Aldec 
Active HDL)

Bei Xilinx ist es vermutlich ähnlich.