BUS Muxer spinnt

[Steini (Gast)]

Hallo

Ich habe einen BUS Muxer "gebaut" aber er schaltet nicht richtig. 
Irgendwie mixt er beide Eingangssignale ineinander. Er soll aber immer 
nur einen Eingang zum Ausgang durchschalten.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


ENTITY BUS_Switch is
   Port ( CLK   : in std_logic;   
      BUS_IN_Quelle : in std_logic_vector (7 downto 0);  --Videodaten direkt von der Bildquelle
      BUS_IN_Change  : in std_logic_vector (7 downto 0);    --Videodaten gewandelt
      Switch_Enable  : in std_logic_vector (7 downto 0);
      
      BUS_OUT   : out std_logic_vector (7 downto 0)  
       );
End BUS_Switch;

ARCHITECTURE Behavioral of BUS_Switch is

BEGIN
 Process (CLK,Switch_Enable)
  Begin
                  
   If (CLK'Event and CLK = '1') Then

   If (Switch_Enable (2 downto 2) = "1") then
       BUS_OUT <= BUS_IN_Change;
   ElsIf (Switch_Enable (2 downto 2) = "0") then
       BUS_OUT <= BUS_IN_Quelle;
   End If;
   
   End If;
      
 END Process;

END Behavioral;

Ich weiß nicht wo der Fehler liegt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Steini schrieb:
> Irgendwie mixt er beide Eingangssignale ineinander.
Wie merkst du das?
Was sagt die Simulation?

Ein paar Worte zu deinem Code:

  If (Switch_Enable (2 downto 2) = "1") then

Das könntest du besser so schreiben:

  If (Switch_Enable (2) = '1') then

Warum kommt hier ein elsif?

   If (Switch_Enable (2 downto 2) = "1") then
       BUS_OUT <= BUS_IN_Change;
   ElsIf (Switch_Enable (2 downto 2) = "0") then
       BUS_OUT <= BUS_IN_Quelle;
   End If;

Switch_Enable(2) kann doch sowieso nur 0 oder 1 sein...

Und dann: warum macht du den Multiplexer getaktet?
Der braucht keinen Takt. Der bringt dir sowieso nur 1 Takt Latency (ich 
vermute, daher kommt das "Vermischen"). Lass den raus...
Damit wären wir hier:

 Process (BUS_IN_Change,BUS_IN_Quelle,Switch_Enable)
  Begin
    If (Switch_Enable(2) = '1') then
       BUS_OUT <= BUS_IN_Change;
    Else 
       BUS_OUT <= BUS_IN_Quelle;
    End If;
 END Process;

Und dann ginge das auch noch concurrent ohne Prozess und Sensitivliste. 
Ich würde das also so machen:

       BUS_OUT <= BUS_IN_Change when Switch_Enable(2) = '1' else BUS_IN_Quelle;

Und damit wird der Mux so aussehen:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


ENTITY BUS_Switch is
   Port ( BUS_IN_Quelle : in std_logic_vector (7 downto 0);  --Videodaten direkt von der Bildquelle
          BUS_IN_Change  : in std_logic_vector (7 downto 0);    --Videodaten gewandelt
          Switch_Enable  : in std_logic_vector (7 downto 0);
      
          BUS_OUT   : out std_logic_vector (7 downto 0)  
       );
End BUS_Switch;

ARCHITECTURE Behavioral of BUS_Switch is
BEGIN
       BUS_OUT <= BUS_IN_Change when Switch_Enable(2) = '1' else BUS_IN_Quelle;
END Behavioral;

Und spätestens jetzt würde ich dem Mux das Recht auf eine eigene Entity 
absprechen, und den direkt dahin platzieren, wo er hingehört... ;-)

[Steini (Gast)]

Lothar Miller schrieb:
> Wie merkst du das?

das Bild welches der Monitor zeigt ist verzerrt.

Ich probiere mal deine Variante und geb gleich ne Rückinfo.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Steini schrieb:
> das Bild welches der Monitor zeigt ist verzerrt.
Autsch, da kann dieser VHDL-Code nichts dafür...
Hast du Constraints gesetzt?
Ist dein Design schnell genug?
Wie sehen deine Signale aus (Oszi)?

> das Bild welches der Monitor zeigt ist verzerrt.
Aber die Simulation funktioniert?

> Ich probiere mal deine Variante
Das wird in dem Fall nichts nützen...  :-/

[Steini (Gast)]

...doch hats...ich habe den CLK entfernt und "HURRA" es ging.

bei genauerem Betrachten der ModelSim fielt mit jetzt auch auf, das der 
Muxer um einen Takt versetzt reagiert und vorallem das der Takt mir 
nicht erklärbare Umschaltungen im Muxer erzeugte.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Steini schrieb:
> das der Muxer um einen Takt versetzt reagiert
Das ist klar und nennt sich Latency...

> und vorallem das der Takt mir
> nicht erklärbare Umschaltungen im Muxer erzeugte.
In der Simulation?
Das kann dann nur von der Latency kommen...

[Steini (Gast)]

...hab ich in anderen Modulen auch...und ich dachte auch das es ja egal 
ist ob der Muxer einen Takt versetzt schaltet..sieht man das Bild halt 
später / verzögert umgeschaltet...aber es kam eben nur Murx raus...

Ohne Takt gehts auf jeden Fall..Danke Lothar