FPGA IP-Core für Xilinx XPS, vhdl und verilog mischen

[Frank B. (Gast)]

Hallo,

ich möchte für Xilinx Platform Studio (XPS) einen IP-Core mit ISE den 
CAN von opencores.com implementieren. So dass ich diesen an einem 
Microblaze verwenden kann.

Dazu lasse ich mir aus einem Template einen PLB-Slave IP Core generieren 
(in VHDL) und binde das Verilog-Modul von opencores ein.
Ich benutze dabei das von ISE angebotene "Instantiation Template" mit 
der component Deklaration.

Synthese funktioniert soweit.

Beim Translate bekomme ich jedoch:

ERROR:NgdBuild:604 - logical block 'USER_LOGIC_I/can_inst' with type 
'can_top' could not be resolved. A pin name misspelling can cause this, 
a missing edif or ngc file, case mismatch between the block name and the 
edif or ngc file name, or the misspelling of a type name. Symbol 
'can_top' is not supported in target 'spartan6'.

Ich hab jetzt schon eine ganze Weile rumprobiert und steh aber auf dem 
Schlauch.

Gruß Frank

[Duke Scarring (Gast)]

Du mußt "can_top" zu Deinem Projekt hinzufügen. Entweder als Quelltext 
oder als Netzliste.

Duke

[Frank B. (Gast)]

Die Dateien sind hinzugefügt und werden auch im Design Baum angezeigt.
Die generierten Dateien liegen in
../../hdl/vhdl
daher habe ich für verilog die Dateien in das neue Verzeichnis
../../hdl/verilog
abgelegt und das Verzeichnis als Verilog include pfad in den Synthese 
Einstellungen eingetragen.

ISE neustart, löschen von temporären Dateien, ... kein Erfolg.

[Duke Scarring (Gast)]

Frank B. schrieb:
> ISE neustart, löschen von temporären Dateien, ... kein Erfolg.
Hast Du schon das Projekt neu angelegt? Das soll manchmal Wunder 
helfen...

Duke

[jan (Gast)]

solche probleme hatte ich auch öfter, immer wenn was größeres geändert 
wurde war ein "make clean" nötig (dafür gibts glaube ich auch nen 
button)

vielleicht hilft das ja, viel glück!

[Frank B. (Gast)]

Projekt neu anlegen hat geholfen.
Danke für die Hilfe!