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Konkatenation in VHDL?
Gast
#2202623
Hallo liebes Forum ich habe folgenden Code ____________ signal vektor_a, vektor_b : std_logic_vector(3 downto 0); signal erg1, erg2, erg3 : std_logic_vector(7 downto 0); signal c: std_logic; begin erg1 <= -- oberes Nibble von erg1 = Vektor_a _______________ Ich solle hier eine Konkatenation durchführen, das kommentar sagt ich solle das obere Nibble von erg1 = Vektor_a machen... ich versteh das nicht, kann mir da jemand helfen?
Gast
#2202836
kann mir keiner helfen :S? 1. mal machen wir nicht so gerne die Hausaufgaben anderer und 2. kann man mit dem Fragment der Frage nicht viel anfangen. Denn die eigentliche Operation, die zwischen vector_a und erg1 vermittelt, fehlt. Zu deinem anderen Topic. Mach doch erst mal einen Vorschlag, wie du deine Hausaufgabe lösen könntest, dann kann man gerne diskutieren. Aber gleich alles abschreiben wollen. Nee...gerade bei sowas grundlegendem, was in jedem Lehrbuch und jedem VHDL Tutorial steht, muss Faulheit nicht belohnt werden.
Gast
#2202870
Jo, hab vergessen den Rest rein zu posten, habe es aber denn doch hinbekommen. "ich versteh das nicht, kann mir da jemand helfen?" meinte ich - ich bin mir schon bewusst, dass mir sehr ungerne in Foren Aufgaben gelöst werden oder man angemotzt wird, wie es gerade schon, warum auch immer, passiert ist. Naja danke dnenoch
Gast
#2202871
Und neue Threads aufmachen, wenn die Antwort nicht befriedigend ist, finden wir hier auch nicht so nett. http://www.mikrocontroller.net/topic/220260#new Warum schlägst Du nicht einfach in Deinem VHDL-Buch oder im Internet nach dem entsprechenden Operator nach?
Gast
#2202882
Dabei handelt es sich um eine andere Frage und nicht um die selbe Antwort -.- und so schlau in Google und PDFs zu suchen anstatt mich hier auf den Foren-Trudel einzulassen war ich auch, aber wenn man nichts findet, dann erhofft man sich, dass jemand vielleicht so nett ist, und es einem erklärt oder einen Link gibt wo es gut gezeigt wird. Aschenbecher schrieb: > signal vektor_a, vektor_b : std_logic_vector(3 downto 0); > signal erg1, erg2, erg3 : std_logic_vector(7 downto 0); > erg1 <= -- oberes Nibble von erg1 = Vektor_a > Ich solle hier eine Konkatenation durchführen Damit kannst du eigentlich kannst du keine Konkatenation machen. Denn eine Konkatenation ist wie das englische Wort "concatenation" schon aussagt, eine Verknüpfung/Verkettung. Du hast aber nur eine Teilmenge... Seis drum... Hier eine mögliche Lösung deiner Hausaufgabe:
Oder, wenns unbedingt mit einer Konkatenation sein muß:
Eine Frage bleibt allerdings: was soll mit dem unteren Nibble von erg1 passieren? Dir ist klar, dass dir meine Antworten nichts bringen, wenn du die vorige Frage nicht beantwortest? Aschenbecher schrieb: > aber wenn man nichts findet, Fasl gesucht! Such mal nach concatenation vhdl http://www.google.de/search?q=concatenation+vhdl&ie=utf-8&oe=utf-8&aq=t&rls=org.mozilla:de:official&client=firefox-a Und er erste Link: http://www.gmvhdl.com/operator.htm beschreibt:
Gast
#2203631
Hey, ja habe den Rest vergessen einzufügen.
Müsste folgendermaßen aussehen.
__________
signal vektor_a, vektor_b : std_logic_vector(3 downto 0);
signal erg1, erg2, erg3 : std_logic_vector(7 downto 0);
signal c: std_logic;
begin
erg1 <= -- oberes Nibble von erg1 = Vektor_a
-- unteres Nibble von erg1 = Vektor_b
_____________
Da habe ich folgendes raus:
erg1 <= vektor_a & vektor_b
Müsste doch stimme, nicht?
Gast
#2204349
ja Aschenbecher schrieb: > erg1 <= vektor_a & vektor_b > Müsste doch stimme, nicht? Das wird einen Syntaxfehler geben, aber die Funktion passt grundsätzlich... Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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