VHDL wait in if

[Blub (Gast)]

Hallo,

kann man irgendwie ein wait befehl in in ein if reinmachen ? würde gerne 
folgendes realisieren aber das klappt net wirklich.

if x = '0' then
  y <= y + 1;
  wait until x = '1';

Grüße

[Chris H. (hergi)]

Mit nem wait wird das auf jeden Fall nicht synthetisierbar.

Du könntest nen kleinen Automaten realisieren, mit nem Zwischenzustand, 
in dem du bleibst, bis x = 1 ist.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Blub schrieb:
> kann man irgendwie ein wait befehl in in ein if reinmachen ? würde gerne
> folgendes realisieren aber das klappt net wirklich.
Doch klar klappt das. In der Simulation.

Aber garantiert nicht in der Synthese. Obwohl die einiges mehr kann als 
man vermuten würde:
http://www.lothar-miller.de/s9y/archives/47-wait-im-Prozess.html

> kann man irgendwie ein wait befehl in in ein if reinmachen ?
Zeig mal den ganzen Prozess.

[Vanilla (Gast)]

Blub schrieb:
> Hallo,
>
> kann man irgendwie ein wait befehl in in ein if reinmachen ? würde gerne
> folgendes realisieren aber das klappt net wirklich.
>
> if x = '0' then
>   y <= y + 1;
>   wait until x = '1';
>
> Grüße

Erste Gegenfragen:

In welchem Kontext befindet sich dein Konstrukt?

In einem getakteten Prozess?
Falls ja moechtest du bis zur "steigenden Flanke" deines Signals x bei 
jedem Clockevent um eins hoch zaehlen?

Falls dem so ist musst Du nur rausbekommen wann dein Signal x eine 
Low-High Flanke macht...