VHDL: Definieren von unbenutzten Ports

[Blaufisch (Gast)]

Hallo Zusammen,

Wie kann ich bei einem std_logic_vector (port) bei welchem nur einige 
wenige Bits beschrieben werden (jedoch an komplett verschieden Orten), 
die unbenutzten Bits elegant auf einen definierten Wert setzten (alle 
auf '0' )?

Beispiel:

entity test is
    Port ( clock        : in  std_logic;
           reset        : in  std_logic;
           slv_reg0     : out  std_logic_vector(0 to 31);
           );
end test;

architecture Behavioral of test is

begin

slv_reg0(4) <= gugus;
.....
...
slv_reg0(15) <= foo;
..
....
     
slv_reg0 <= ?????
-- setzte alle unbenutzten auf '0'

end Behavioral;

Vielen Dank für eure Antworten.

Grüsse
Blaufisch

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Blaufisch schrieb:
> slv_reg0     : out  std_logic_vector(0 to 31) := (others=>'0');
Das funktioniert aber (eigentlich) nur in der Simulation.
In der Hardware bekommst du sowieso die Meldung, das unbenutzte Signal 
werde niemals beschrieben und daher auf '0' gelegt...
Probiers einfach mal aus.

[user (Gast)]

wenn du die zuweisung ein einem prozess machst kannst du einen default 
wert angeben

process(foo,gugus)
begin
   slv_reg0 <= (others => '0'); --default values

   slv_reg0(4) <= gugus;
   slv_reg0(15) <= foo;
end process;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

user schrieb:
> ein einem prozess
Das war auch mein erster Gedanke, das lästige daran ist aber die 
Sensitivliste, die unbedingt passen muß, weil sonst die Simulation 
falsch ist...

[Klaus (Gast)]

Warum braucht ein moderner Simulator überhaupt noch eine 
Sensitivity-List?  Es ist doch algorithmisch nicht wirklich kompliziert, 
automatisch zu ermitteln von welchen Signalen die "Ausgabesignale" eines 
Prozesses abhängen.

[Alternative (Gast)]

Das würde auch gehen für einzelne Bits:

slv_reg0 <= (4 => gugus, 15 => foo, others => '0');

[Blaufisch (Gast)]

Vielen Dank für die Antworten.
Werde es gleich einmal testen.

Grüsse
Blaufisch

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Klaus schrieb:
> Warum braucht ein moderner Simulator überhaupt noch eine
> Sensitivity-List?  Es ist doch algorithmisch nicht wirklich kompliziert,
> automatisch zu ermitteln von welchen Signalen die "Ausgabesignale" eines
> Prozesses abhängen.
Die Synthese macht das schon lange. Nur die Sprache VHDL gab das bisher 
nicht her. Aber seit VHDL 2008 ist auch sowas möglich:

process (all) begin
   :
end process;